err.no Git - linux-2.6/blob - include/asm-blackfin/mach-bf561/anomaly.h

   1 /*
   2  * File: include/asm-blackfin/mach-bf561/anomaly.h
   3  * Bugs: Enter bugs at http://blackfin.uclinux.org/
   4  *
   5  * Copyright (C) 2004-2007 Analog Devices Inc.
   6  * Licensed under the GPL-2 or later.
   7  */
   8
   9 /* This file shoule be up to date with:
  10  *  - Revision L, Aug 10, 2006; ADSP-BF561 Silicon Anomaly List
  11  */
  12
  13 #ifndef _MACH_ANOMALY_H_
  14 #define _MACH_ANOMALY_H_
  15
  16 /* We do not support 0.1 or 0.4 silicon - sorry */
  17 #if (defined(CONFIG_BF_REV_0_1) || defined(CONFIG_BF_REV_0_2) || defined(CONFIG_BF_REV_0_4))
  18 #error Kernel will not work on BF561 Version 0.1, 0.2, or 0.4
  19 #endif
  20
  21 /* Issues that are common to 0.5 and  0.3 silicon */
  22 #if (defined(CONFIG_BF_REV_0_5) || defined(CONFIG_BF_REV_0_3))
  23 #define ANOMALY_05000074 /* A multi issue instruction with dsp32shiftimm in
  24                           * slot1 and store of a P register in slot 2 is not
  25                           * supported */
  26 #define ANOMALY_05000099 /* UART Line Status Register (UART_LSR) bits are not
  27                           * updated at the same time. */
  28 #define ANOMALY_05000120 /* Testset instructions restricted to 32-bit aligned
  29                           * memory locations */
  30 #define ANOMALY_05000122 /* Rx.H cannot be used to access 16-bit System MMR
  31                           * registers */
  32 #define ANOMALY_05000127 /* Signbits instruction not functional under certain
  33                           * conditions */
  34 #define ANOMALY_05000149 /* IMDMA S1/D1 channel may stall */
  35 #define ANOMALY_05000166 /* PPI Data Lengths Between 8 and 16 do not zero out
  36                           * upper bits */
  37 #define ANOMALY_05000167 /* Turning Serial Ports on With External Frame Syncs */
  38 #define ANOMALY_05000180 /* PPI_DELAY not functional in PPI modes with 0 frame
  39                           * syncs */
  40 #define ANOMALY_05000182 /* IMDMA does not operate to full speed for 600MHz
  41                           * and higher devices */
  42 #define ANOMALY_05000187 /* IMDMA Corrupted Data after a Halt */
  43 #define ANOMALY_05000190 /* PPI not functional at core voltage < 1Volt */
  44 #define ANOMALY_05000208 /* VSTAT status bit in PLL_STAT register is not
  45                           * functional */
  46 #define ANOMALY_05000245 /* Spurious Hardware Error from an access in the
  47                           * shadow of a conditional branch */
  48 #define ANOMALY_05000257 /* Interrupt/Exception during short hardware loop
  49                           * may cause bad instruction fetches */
  50 #define ANOMALY_05000265 /* Sensitivity to noise with slow input edge rates on
  51                           * external SPORT TX and RX clocks */
  52 #define ANOMALY_05000267 /* IMDMA may corrupt data under certain conditions */
  53 #define ANOMALY_05000269 /* High I/O activity causes output voltage of internal
  54                           * voltage regulator (VDDint) to increase */
  55 #define ANOMALY_05000270 /* High I/O activity causes output voltage of internal
  56                           * voltage regulator (VDDint) to decrease */
  57 #define ANOMALY_05000272 /* Certain data cache write through modes fail for
  58                           * VDDint <=0.9V */
  59 #define ANOMALY_05000274 /* Data cache write back to external synchronous memory
  60                           * may be lost */
  61 #define ANOMALY_05000275 /* PPI Timing and sampling informaton updates */
  62 #define ANOMALY_05000312 /* Errors when SSYNC, CSYNC, or loads to LT, LB and LC
  63                           * registers are interrupted */
  64
  65 #endif /*  (defined(CONFIG_BF_REV_0_5) || defined(CONFIG_BF_REV_0_3)) */
  66
  67 #if (defined(CONFIG_BF_REV_0_5))
  68 #define ANOMALY_05000254 /* Incorrect Timer Pulse Width in Single-Shot PWM_OUT
  69                           * mode with external clock */
  70 #define ANOMALY_05000266 /* IMDMA destination IRQ status must be read prior to
  71                           * using IMDMA */
  72 #endif
  73
  74 #if (defined(CONFIG_BF_REV_0_3))
  75 #define ANOMALY_05000156 /* Timers in PWM-Out Mode with PPI GP Receive (Input)
  76                           * Mode with 0 Frame Syncs */
  77 #define ANOMALY_05000168 /* SDRAM auto-refresh and subsequent Power Ups */
  78 #define ANOMALY_05000169 /* DATA CPLB page miss can result in lost write-through
  79                           * cache data writes */
  80 #define ANOMALY_05000171 /* Boot-ROM code modifies SICA_IWRx wakeup registers */
  81 #define ANOMALY_05000174 /* Cache Fill Buffer Data lost */
  82 #define ANOMALY_05000175 /* Overlapping Sequencer and Memory Stalls */
  83 #define ANOMALY_05000176 /* Multiplication of (-1) by (-1) followed by an
  84                           * accumulator saturation */
  85 #define ANOMALY_05000179 /* PPI_COUNT cannot be programmed to 0 in General
  86                           * Purpose TX or RX modes */
  87 #define ANOMALY_05000181 /* Disabling the PPI resets the PPI configuration
  88                           * registers */
  89 #define ANOMALY_05000184 /* Timer Pin limitations for PPI TX Modes with
  90                           * External Frame Syncs */
  91 #define ANOMALY_05000185 /* PPI TX Mode with 2 External Frame Syncs */
  92 #define ANOMALY_05000186 /* PPI packing with Data Length greater than 8 bits
  93                           * (not a meaningful mode) */
  94 #define ANOMALY_05000188 /* IMDMA Restrictions on Descriptor and Buffer
  95                           * Placement in Memory */
  96 #define ANOMALY_05000189 /* False Protection Exception */
  97 #define ANOMALY_05000193 /* False Flag Pin Interrupts on Edge Sensitive Inputs
  98                           * when polarity setting is changed */
  99 #define ANOMALY_05000194 /* Restarting SPORT in specific modes may cause data
 100                           * corruption */
 101 #define ANOMALY_05000198 /* Failing MMR accesses when stalled by preceding
 102                           * memory read */
 103 #define ANOMALY_05000199 /* DMA current address shows wrong value during carry
 104                           * fix */
 105 #define ANOMALY_05000200 /* SPORT TFS and DT are incorrectly driven during
 106                           * inactive channels in certain conditions */
 107 #define ANOMALY_05000202 /* Possible infinite stall with specific dual-DAG
 108                           * situation */
 109 #define ANOMALY_05000204 /* Incorrect data read with write-through cache and
 110                           * allocate cache lines on reads only mode */
 111 #define ANOMALY_05000205 /* Specific sequence that can cause DMA error or DMA
 112                           * stopping */
 113 #define ANOMALY_05000207 /* Recovery from "brown-out" condition */
 114 #define ANOMALY_05000209 /* Speed-Path in computational unit affects certain
 115                           * instructions */
 116 #define ANOMALY_05000215 /* UART TX Interrupt masked erroneously */
 117 #define ANOMALY_05000219 /* NMI event at boot time results in unpredictable
 118                           * state */
 119 #define ANOMALY_05000220 /* Data Corruption with Cached External Memory and
 120                           * Non-Cached On-Chip L2 Memory */
 121 #define ANOMALY_05000225 /* Incorrect pulse-width of UART start-bit */
 122 #define ANOMALY_05000227 /* Scratchpad memory bank reads may return incorrect
 123                           * data */
 124 #define ANOMALY_05000230 /* UART Receiver is less robust against Baudrate
 125                           * Differences in certain Conditions */
 126 #define ANOMALY_05000231 /* UART STB bit incorrectly affects receiver setting */
 127 #define ANOMALY_05000232 /* SPORT data transmit lines are incorrectly driven in
 128                           * multichannel mode */
 129 #define ANOMALY_05000242 /* DF bit in PLL_CTL register does not respond to
 130                           * hardware reset */
 131 #define ANOMALY_05000244 /* If i-cache is on, CSYNC/SSYNC/IDLE around Change of
 132                           * Control causes failures */
 133 #define ANOMALY_05000248 /* TESTSET operation forces stall on the other core */
 134 #define ANOMALY_05000250 /* Incorrect Bit-Shift of Data Word in Multichannel
 135                           * (TDM) mode in certain conditions */
 136 #define ANOMALY_05000251 /* Exception not generated for MMR accesses in
 137                           * reserved region */
 138 #define ANOMALY_05000253 /* Maximum external clock speed for Timers */
 139 #define ANOMALY_05000258 /* Instruction Cache is corrupted when bits 9 and 12
 140                           * of the ICPLB Data registers differ */
 141 #define ANOMALY_05000260 /* ICPLB_STATUS MMR register may be corrupted */
 142 #define ANOMALY_05000261 /* DCPLB_FAULT_ADDR MMR register may be corrupted */
 143 #define ANOMALY_05000262 /* Stores to data cache may be lost */
 144 #define ANOMALY_05000263 /* Hardware loop corrupted when taking an ICPLB
 145                           * exception */
 146 #define ANOMALY_05000264 /* CSYNC/SSYNC/IDLE causes infinite stall in second
 147                           * to last instruction in hardware loop */
 148 #define ANOMALY_05000276 /* Timing requirements change for External Frame
 149                           * Sync PPI Modes with non-zero PPI_DELAY */
 150 #define ANOMALY_05000278 /* Disabling Peripherals with DMA running may cause
 151                           * DMA system instability */
 152 #define ANOMALY_05000281 /* False Hardware Error Exception when ISR context is
 153                           * not restored */
 154 #define ANOMALY_05000283 /* An MMR write is stalled indefinitely when killed
 155                           * in a particular stage */
 156 #define ANOMALY_05000287 /* A read will receive incorrect data under certain
 157                           * conditions */
 158 #define ANOMALY_05000288 /* SPORTs may receive bad data if FIFOs fill up */
 159 #endif
 160
 161 #endif /* _MACH_ANOMALY_H_ */