err.no Git - linux-2.6/blob - drivers/scsi/mvsas.c

   1 /*
   2         mvsas.c - Marvell 88SE6440 SAS/SATA support
   3
   4         Copyright 2007 Red Hat, Inc.
   5         Copyright 2008 Marvell. <kewei@marvell.com>
   6
   7         This program is free software; you can redistribute it and/or
   8         modify it under the terms of the GNU General Public License as
   9         published by the Free Software Foundation; either version 2,
  10         or (at your option) any later version.
  11
  12         This program is distributed in the hope that it will be useful,
  13         but WITHOUT ANY WARRANTY; without even the implied warranty
  14         of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.
  15         See the GNU General Public License for more details.
  16
  17         You should have received a copy of the GNU General Public
  18         License along with this program; see the file COPYING.  If not,
  19         write to the Free Software Foundation, 675 Mass Ave, Cambridge,
  20         MA 02139, USA.
  21
  22         ---------------------------------------------------------------
  23
  24         Random notes:
  25         * hardware supports controlling the endian-ness of data
  26           structures.  this permits elimination of all the le32_to_cpu()
  27           and cpu_to_le32() conversions.
  28
  29  */
  30
  31 #include <linux/kernel.h>
  32 #include <linux/module.h>
  33 #include <linux/pci.h>
  34 #include <linux/interrupt.h>
  35 #include <linux/spinlock.h>
  36 #include <linux/delay.h>
  37 #include <linux/dma-mapping.h>
  38 #include <linux/ctype.h>
  39 #include <scsi/libsas.h>
  40 #include <scsi/scsi_tcq.h>
  41 #include <scsi/sas_ata.h>
  42 #include <asm/io.h>
  43
  44 #define DRV_NAME        "mvsas"
  45 #define DRV_VERSION     "0.5.2"
  46 #define _MV_DUMP        0
  47 #define MVS_DISABLE_NVRAM
  48 #define MVS_DISABLE_MSI
  49
  50 #define mr32(reg)       readl(regs + MVS_##reg)
  51 #define mw32(reg,val)   writel((val), regs + MVS_##reg)
  52 #define mw32_f(reg,val) do {                    \
  53         writel((val), regs + MVS_##reg);        \
  54         readl(regs + MVS_##reg);                \
  55         } while (0)
  56
  57 #define MVS_ID_NOT_MAPPED       0x7f
  58 #define MVS_CHIP_SLOT_SZ        (1U << mvi->chip->slot_width)
  59
  60 /* offset for D2H FIS in the Received FIS List Structure */
  61 #define SATA_RECEIVED_D2H_FIS(reg_set)  \
  62         ((void *) mvi->rx_fis + 0x400 + 0x100 * reg_set + 0x40)
  63 #define SATA_RECEIVED_PIO_FIS(reg_set)  \
  64         ((void *) mvi->rx_fis + 0x400 + 0x100 * reg_set + 0x20)
  65 #define UNASSOC_D2H_FIS(id)             \
  66         ((void *) mvi->rx_fis + 0x100 * id)
  67
  68 #define for_each_phy(__lseq_mask, __mc, __lseq, __rest)                 \
  69         for ((__mc) = (__lseq_mask), (__lseq) = 0;                      \
  70                                         (__mc) != 0 && __rest;          \
  71                                         (++__lseq), (__mc) >>= 1)
  72
  73 /* driver compile-time configuration */
  74 enum driver_configuration {
  75         MVS_TX_RING_SZ          = 1024, /* TX ring size (12-bit) */
  76         MVS_RX_RING_SZ          = 1024, /* RX ring size (12-bit) */
  77                                         /* software requires power-of-2
  78                                            ring size */
  79
  80         MVS_SLOTS               = 512,  /* command slots */
  81         MVS_SLOT_BUF_SZ         = 8192, /* cmd tbl + IU + status + PRD */
  82         MVS_SSP_CMD_SZ          = 64,   /* SSP command table buffer size */
  83         MVS_ATA_CMD_SZ          = 96,   /* SATA command table buffer size */
  84         MVS_OAF_SZ              = 64,   /* Open address frame buffer size */
  85
  86         MVS_RX_FIS_COUNT        = 17,   /* Optional rx'd FISs (max 17) */
  87
  88         MVS_QUEUE_SIZE          = 30,   /* Support Queue depth */
  89         MVS_CAN_QUEUE           = MVS_SLOTS - 1,        /* SCSI Queue depth */
  90 };
  91
  92 /* unchangeable hardware details */
  93 enum hardware_details {
  94         MVS_MAX_PHYS            = 8,    /* max. possible phys */
  95         MVS_MAX_PORTS           = 8,    /* max. possible ports */
  96         MVS_RX_FISL_SZ          = 0x400 + (MVS_RX_FIS_COUNT * 0x100),
  97 };
  98
  99 /* peripheral registers (BAR2) */
 100 enum peripheral_registers {
 101         SPI_CTL                 = 0x10, /* EEPROM control */
 102         SPI_CMD                 = 0x14, /* EEPROM command */
 103         SPI_DATA                = 0x18, /* EEPROM data */
 104 };
 105
 106 enum peripheral_register_bits {
 107         TWSI_RDY                = (1U << 7),    /* EEPROM interface ready */
 108         TWSI_RD                 = (1U << 4),    /* EEPROM read access */
 109
 110         SPI_ADDR_MASK           = 0x3ffff,      /* bits 17:0 */
 111 };
 112
 113 /* enhanced mode registers (BAR4) */
 114 enum hw_registers {
 115         MVS_GBL_CTL             = 0x04,  /* global control */
 116         MVS_GBL_INT_STAT        = 0x08,  /* global irq status */
 117         MVS_GBL_PI              = 0x0C,  /* ports implemented bitmask */
 118         MVS_GBL_PORT_TYPE       = 0xa0,  /* port type */
 119
 120         MVS_CTL                 = 0x100, /* SAS/SATA port configuration */
 121         MVS_PCS                 = 0x104, /* SAS/SATA port control/status */
 122         MVS_CMD_LIST_LO         = 0x108, /* cmd list addr */
 123         MVS_CMD_LIST_HI         = 0x10C,
 124         MVS_RX_FIS_LO           = 0x110, /* RX FIS list addr */
 125         MVS_RX_FIS_HI           = 0x114,
 126
 127         MVS_TX_CFG              = 0x120, /* TX configuration */
 128         MVS_TX_LO               = 0x124, /* TX (delivery) ring addr */
 129         MVS_TX_HI               = 0x128,
 130
 131         MVS_TX_PROD_IDX         = 0x12C, /* TX producer pointer */
 132         MVS_TX_CONS_IDX         = 0x130, /* TX consumer pointer (RO) */
 133         MVS_RX_CFG              = 0x134, /* RX configuration */
 134         MVS_RX_LO               = 0x138, /* RX (completion) ring addr */
 135         MVS_RX_HI               = 0x13C,
 136         MVS_RX_CONS_IDX         = 0x140, /* RX consumer pointer (RO) */
 137
 138         MVS_INT_COAL            = 0x148, /* Int coalescing config */
 139         MVS_INT_COAL_TMOUT      = 0x14C, /* Int coalescing timeout */
 140         MVS_INT_STAT            = 0x150, /* Central int status */
 141         MVS_INT_MASK            = 0x154, /* Central int enable */
 142         MVS_INT_STAT_SRS        = 0x158, /* SATA register set status */
 143         MVS_INT_MASK_SRS        = 0x15C,
 144
 145                                          /* ports 1-3 follow after this */
 146         MVS_P0_INT_STAT         = 0x160, /* port0 interrupt status */
 147         MVS_P0_INT_MASK         = 0x164, /* port0 interrupt mask */
 148         MVS_P4_INT_STAT         = 0x200, /* Port 4 interrupt status */
 149         MVS_P4_INT_MASK         = 0x204, /* Port 4 interrupt enable mask */
 150
 151                                          /* ports 1-3 follow after this */
 152         MVS_P0_SER_CTLSTAT      = 0x180, /* port0 serial control/status */
 153         MVS_P4_SER_CTLSTAT      = 0x220, /* port4 serial control/status */
 154
 155         MVS_CMD_ADDR            = 0x1B8, /* Command register port (addr) */
 156         MVS_CMD_DATA            = 0x1BC, /* Command register port (data) */
 157
 158                                          /* ports 1-3 follow after this */
 159         MVS_P0_CFG_ADDR         = 0x1C0, /* port0 phy register address */
 160         MVS_P0_CFG_DATA         = 0x1C4, /* port0 phy register data */
 161         MVS_P4_CFG_ADDR         = 0x230, /* Port 4 config address */
 162         MVS_P4_CFG_DATA         = 0x234, /* Port 4 config data */
 163
 164                                          /* ports 1-3 follow after this */
 165         MVS_P0_VSR_ADDR         = 0x1E0, /* port0 VSR address */
 166         MVS_P0_VSR_DATA         = 0x1E4, /* port0 VSR data */
 167         MVS_P4_VSR_ADDR         = 0x250, /* port 4 VSR addr */
 168         MVS_P4_VSR_DATA         = 0x254, /* port 4 VSR data */
 169 };
 170
 171 enum hw_register_bits {
 172         /* MVS_GBL_CTL */
 173         INT_EN                  = (1U << 1),    /* Global int enable */
 174         HBA_RST                 = (1U << 0),    /* HBA reset */
 175
 176         /* MVS_GBL_INT_STAT */
 177         INT_XOR                 = (1U << 4),    /* XOR engine event */
 178         INT_SAS_SATA            = (1U << 0),    /* SAS/SATA event */
 179
 180         /* MVS_GBL_PORT_TYPE */                 /* shl for ports 1-3 */
 181         SATA_TARGET             = (1U << 16),   /* port0 SATA target enable */
 182         MODE_AUTO_DET_PORT7 = (1U << 15),       /* port0 SAS/SATA autodetect */
 183         MODE_AUTO_DET_PORT6 = (1U << 14),
 184         MODE_AUTO_DET_PORT5 = (1U << 13),
 185         MODE_AUTO_DET_PORT4 = (1U << 12),
 186         MODE_AUTO_DET_PORT3 = (1U << 11),
 187         MODE_AUTO_DET_PORT2 = (1U << 10),
 188         MODE_AUTO_DET_PORT1 = (1U << 9),
 189         MODE_AUTO_DET_PORT0 = (1U << 8),
 190         MODE_AUTO_DET_EN    =   MODE_AUTO_DET_PORT0 | MODE_AUTO_DET_PORT1 |
 191                                 MODE_AUTO_DET_PORT2 | MODE_AUTO_DET_PORT3 |
 192                                 MODE_AUTO_DET_PORT4 | MODE_AUTO_DET_PORT5 |
 193                                 MODE_AUTO_DET_PORT6 | MODE_AUTO_DET_PORT7,
 194         MODE_SAS_PORT7_MASK = (1U << 7),  /* port0 SAS(1), SATA(0) mode */
 195         MODE_SAS_PORT6_MASK = (1U << 6),
 196         MODE_SAS_PORT5_MASK = (1U << 5),
 197         MODE_SAS_PORT4_MASK = (1U << 4),
 198         MODE_SAS_PORT3_MASK = (1U << 3),
 199         MODE_SAS_PORT2_MASK = (1U << 2),
 200         MODE_SAS_PORT1_MASK = (1U << 1),
 201         MODE_SAS_PORT0_MASK = (1U << 0),
 202         MODE_SAS_SATA   =       MODE_SAS_PORT0_MASK | MODE_SAS_PORT1_MASK |
 203                                 MODE_SAS_PORT2_MASK | MODE_SAS_PORT3_MASK |
 204                                 MODE_SAS_PORT4_MASK | MODE_SAS_PORT5_MASK |
 205                                 MODE_SAS_PORT6_MASK | MODE_SAS_PORT7_MASK,
 206
 207                                 /* SAS_MODE value may be
 208                                  * dictated (in hw) by values
 209                                  * of SATA_TARGET & AUTO_DET
 210                                  */
 211
 212         /* MVS_TX_CFG */
 213         TX_EN                   = (1U << 16),   /* Enable TX */
 214         TX_RING_SZ_MASK         = 0xfff,        /* TX ring size, bits 11:0 */
 215
 216         /* MVS_RX_CFG */
 217         RX_EN                   = (1U << 16),   /* Enable RX */
 218         RX_RING_SZ_MASK         = 0xfff,        /* RX ring size, bits 11:0 */
 219
 220         /* MVS_INT_COAL */
 221         COAL_EN                 = (1U << 16),   /* Enable int coalescing */
 222
 223         /* MVS_INT_STAT, MVS_INT_MASK */
 224         CINT_I2C                = (1U << 31),   /* I2C event */
 225         CINT_SW0                = (1U << 30),   /* software event 0 */
 226         CINT_SW1                = (1U << 29),   /* software event 1 */
 227         CINT_PRD_BC             = (1U << 28),   /* PRD BC err for read cmd */
 228         CINT_DMA_PCIE           = (1U << 27),   /* DMA to PCIE timeout */
 229         CINT_MEM                = (1U << 26),   /* int mem parity err */
 230         CINT_I2C_SLAVE          = (1U << 25),   /* slave I2C event */
 231         CINT_SRS                = (1U << 3),    /* SRS event */
 232         CINT_CI_STOP            = (1U << 1),    /* cmd issue stopped */
 233         CINT_DONE               = (1U << 0),    /* cmd completion */
 234
 235                                                 /* shl for ports 1-3 */
 236         CINT_PORT_STOPPED       = (1U << 16),   /* port0 stopped */
 237         CINT_PORT               = (1U << 8),    /* port0 event */
 238         CINT_PORT_MASK_OFFSET   = 8,
 239         CINT_PORT_MASK          = (0xFF << CINT_PORT_MASK_OFFSET),
 240
 241         /* TX (delivery) ring bits */
 242         TXQ_CMD_SHIFT           = 29,
 243         TXQ_CMD_SSP             = 1,            /* SSP protocol */
 244         TXQ_CMD_SMP             = 2,            /* SMP protocol */
 245         TXQ_CMD_STP             = 3,            /* STP/SATA protocol */
 246         TXQ_CMD_SSP_FREE_LIST   = 4,            /* add to SSP targ free list */
 247         TXQ_CMD_SLOT_RESET      = 7,            /* reset command slot */
 248         TXQ_MODE_I              = (1U << 28),   /* mode: 0=target,1=initiator */
 249         TXQ_PRIO_HI             = (1U << 27),   /* priority: 0=normal, 1=high */
 250         TXQ_SRS_SHIFT           = 20,           /* SATA register set */
 251         TXQ_SRS_MASK            = 0x7f,
 252         TXQ_PHY_SHIFT           = 12,           /* PHY bitmap */
 253         TXQ_PHY_MASK            = 0xff,
 254         TXQ_SLOT_MASK           = 0xfff,        /* slot number */
 255
 256         /* RX (completion) ring bits */
 257         RXQ_GOOD                = (1U << 23),   /* Response good */
 258         RXQ_SLOT_RESET          = (1U << 21),   /* Slot reset complete */
 259         RXQ_CMD_RX              = (1U << 20),   /* target cmd received */
 260         RXQ_ATTN                = (1U << 19),   /* attention */
 261         RXQ_RSP                 = (1U << 18),   /* response frame xfer'd */
 262         RXQ_ERR                 = (1U << 17),   /* err info rec xfer'd */
 263         RXQ_DONE                = (1U << 16),   /* cmd complete */
 264         RXQ_SLOT_MASK           = 0xfff,        /* slot number */
 265
 266         /* mvs_cmd_hdr bits */
 267         MCH_PRD_LEN_SHIFT       = 16,           /* 16-bit PRD table len */
 268         MCH_SSP_FR_TYPE_SHIFT   = 13,           /* SSP frame type */
 269
 270                                                 /* SSP initiator only */
 271         MCH_SSP_FR_CMD          = 0x0,          /* COMMAND frame */
 272
 273                                                 /* SSP initiator or target */
 274         MCH_SSP_FR_TASK         = 0x1,          /* TASK frame */
 275
 276                                                 /* SSP target only */
 277         MCH_SSP_FR_XFER_RDY     = 0x4,          /* XFER_RDY frame */
 278         MCH_SSP_FR_RESP         = 0x5,          /* RESPONSE frame */
 279         MCH_SSP_FR_READ         = 0x6,          /* Read DATA frame(s) */
 280         MCH_SSP_FR_READ_RESP    = 0x7,          /* ditto, plus RESPONSE */
 281
 282         MCH_PASSTHRU            = (1U << 12),   /* pass-through (SSP) */
 283         MCH_FBURST              = (1U << 11),   /* first burst (SSP) */
 284         MCH_CHK_LEN             = (1U << 10),   /* chk xfer len (SSP) */
 285         MCH_RETRY               = (1U << 9),    /* tport layer retry (SSP) */
 286         MCH_PROTECTION          = (1U << 8),    /* protection info rec (SSP) */
 287         MCH_RESET               = (1U << 7),    /* Reset (STP/SATA) */
 288         MCH_FPDMA               = (1U << 6),    /* First party DMA (STP/SATA) */
 289         MCH_ATAPI               = (1U << 5),    /* ATAPI (STP/SATA) */
 290         MCH_BIST                = (1U << 4),    /* BIST activate (STP/SATA) */
 291         MCH_PMP_MASK            = 0xf,          /* PMP from cmd FIS (STP/SATA)*/
 292
 293         CCTL_RST                = (1U << 5),    /* port logic reset */
 294
 295                                                 /* 0(LSB first), 1(MSB first) */
 296         CCTL_ENDIAN_DATA        = (1U << 3),    /* PRD data */
 297         CCTL_ENDIAN_RSP         = (1U << 2),    /* response frame */
 298         CCTL_ENDIAN_OPEN        = (1U << 1),    /* open address frame */
 299         CCTL_ENDIAN_CMD         = (1U << 0),    /* command table */
 300
 301         /* MVS_Px_SER_CTLSTAT (per-phy control) */
 302         PHY_SSP_RST             = (1U << 3),    /* reset SSP link layer */
 303         PHY_BCAST_CHG           = (1U << 2),    /* broadcast(change) notif */
 304         PHY_RST_HARD            = (1U << 1),    /* hard reset + phy reset */
 305         PHY_RST                 = (1U << 0),    /* phy reset */
 306         PHY_MIN_SPP_PHYS_LINK_RATE_MASK = (0xF << 8),
 307         PHY_MAX_SPP_PHYS_LINK_RATE_MASK = (0xF << 12),
 308         PHY_NEG_SPP_PHYS_LINK_RATE_MASK_OFFSET = (16),
 309         PHY_NEG_SPP_PHYS_LINK_RATE_MASK =
 310                         (0xF << PHY_NEG_SPP_PHYS_LINK_RATE_MASK_OFFSET),
 311         PHY_READY_MASK          = (1U << 20),
 312
 313         /* MVS_Px_INT_STAT, MVS_Px_INT_MASK (per-phy events) */
 314         PHYEV_DEC_ERR           = (1U << 24),   /* Phy Decoding Error */
 315         PHYEV_UNASSOC_FIS       = (1U << 19),   /* unassociated FIS rx'd */
 316         PHYEV_AN                = (1U << 18),   /* SATA async notification */
 317         PHYEV_BIST_ACT          = (1U << 17),   /* BIST activate FIS */
 318         PHYEV_SIG_FIS           = (1U << 16),   /* signature FIS */
 319         PHYEV_POOF              = (1U << 12),   /* phy ready from 1 -> 0 */
 320         PHYEV_IU_BIG            = (1U << 11),   /* IU too long err */
 321         PHYEV_IU_SMALL          = (1U << 10),   /* IU too short err */
 322         PHYEV_UNK_TAG           = (1U << 9),    /* unknown tag */
 323         PHYEV_BROAD_CH          = (1U << 8),    /* broadcast(CHANGE) */
 324         PHYEV_COMWAKE           = (1U << 7),    /* COMWAKE rx'd */
 325         PHYEV_PORT_SEL          = (1U << 6),    /* port selector present */
 326         PHYEV_HARD_RST          = (1U << 5),    /* hard reset rx'd */
 327         PHYEV_ID_TMOUT          = (1U << 4),    /* identify timeout */
 328         PHYEV_ID_FAIL           = (1U << 3),    /* identify failed */
 329         PHYEV_ID_DONE           = (1U << 2),    /* identify done */
 330         PHYEV_HARD_RST_DONE     = (1U << 1),    /* hard reset done */
 331         PHYEV_RDY_CH            = (1U << 0),    /* phy ready changed state */
 332
 333         /* MVS_PCS */
 334         PCS_EN_SATA_REG_SHIFT   = (16),         /* Enable SATA Register Set */
 335         PCS_EN_PORT_XMT_SHIFT   = (12),         /* Enable Port Transmit */
 336         PCS_EN_PORT_XMT_SHIFT2  = (8),          /* For 6480 */
 337         PCS_SATA_RETRY          = (1U << 8),    /* retry ctl FIS on R_ERR */
 338         PCS_RSP_RX_EN           = (1U << 7),    /* raw response rx */
 339         PCS_SELF_CLEAR          = (1U << 5),    /* self-clearing int mode */
 340         PCS_FIS_RX_EN           = (1U << 4),    /* FIS rx enable */
 341         PCS_CMD_STOP_ERR        = (1U << 3),    /* cmd stop-on-err enable */
 342         PCS_CMD_RST             = (1U << 1),    /* reset cmd issue */
 343         PCS_CMD_EN              = (1U << 0),    /* enable cmd issue */
 344
 345         /* Port n Attached Device Info */
 346         PORT_DEV_SSP_TRGT       = (1U << 19),
 347         PORT_DEV_SMP_TRGT       = (1U << 18),
 348         PORT_DEV_STP_TRGT       = (1U << 17),
 349         PORT_DEV_SSP_INIT       = (1U << 11),
 350         PORT_DEV_SMP_INIT       = (1U << 10),
 351         PORT_DEV_STP_INIT       = (1U << 9),
 352         PORT_PHY_ID_MASK        = (0xFFU << 24),
 353         PORT_DEV_TRGT_MASK      = (0x7U << 17),
 354         PORT_DEV_INIT_MASK      = (0x7U << 9),
 355         PORT_DEV_TYPE_MASK      = (0x7U << 0),
 356
 357         /* Port n PHY Status */
 358         PHY_RDY                 = (1U << 2),
 359         PHY_DW_SYNC             = (1U << 1),
 360         PHY_OOB_DTCTD           = (1U << 0),
 361
 362         /* VSR */
 363         /* PHYMODE 6 (CDB) */
 364         PHY_MODE6_LATECLK       = (1U << 29),   /* Lock Clock */
 365         PHY_MODE6_DTL_SPEED     = (1U << 27),   /* Digital Loop Speed */
 366         PHY_MODE6_FC_ORDER      = (1U << 26),   /* Fibre Channel Mode Order*/
 367         PHY_MODE6_MUCNT_EN      = (1U << 24),   /* u Count Enable */
 368         PHY_MODE6_SEL_MUCNT_LEN = (1U << 22),   /* Training Length Select */
 369         PHY_MODE6_SELMUPI       = (1U << 20),   /* Phase Multi Select (init) */
 370         PHY_MODE6_SELMUPF       = (1U << 18),   /* Phase Multi Select (final) */
 371         PHY_MODE6_SELMUFF       = (1U << 16),   /* Freq Loop Multi Sel(final) */
 372         PHY_MODE6_SELMUFI       = (1U << 14),   /* Freq Loop Multi Sel(init) */
 373         PHY_MODE6_FREEZE_LOOP   = (1U << 12),   /* Freeze Rx CDR Loop */
 374         PHY_MODE6_INT_RXFOFFS   = (1U << 3),    /* Rx CDR Freq Loop Enable */
 375         PHY_MODE6_FRC_RXFOFFS   = (1U << 2),    /* Initial Rx CDR Offset */
 376         PHY_MODE6_STAU_0D8      = (1U << 1),    /* Rx CDR Freq Loop Saturate */
 377         PHY_MODE6_RXSAT_DIS     = (1U << 0),    /* Saturate Ctl */
 378 };
 379
 380 enum mvs_info_flags {
 381         MVF_MSI                 = (1U << 0),    /* MSI is enabled */
 382         MVF_PHY_PWR_FIX         = (1U << 1),    /* bug workaround */
 383 };
 384
 385 enum sas_cmd_port_registers {
 386         CMD_CMRST_OOB_DET       = 0x100, /* COMRESET OOB detect register */
 387         CMD_CMWK_OOB_DET        = 0x104, /* COMWAKE OOB detect register */
 388         CMD_CMSAS_OOB_DET       = 0x108, /* COMSAS OOB detect register */
 389         CMD_BRST_OOB_DET        = 0x10c, /* burst OOB detect register */
 390         CMD_OOB_SPACE           = 0x110, /* OOB space control register */
 391         CMD_OOB_BURST           = 0x114, /* OOB burst control register */
 392         CMD_PHY_TIMER           = 0x118, /* PHY timer control register */
 393         CMD_PHY_CONFIG0         = 0x11c, /* PHY config register 0 */
 394         CMD_PHY_CONFIG1         = 0x120, /* PHY config register 1 */
 395         CMD_SAS_CTL0            = 0x124, /* SAS control register 0 */
 396         CMD_SAS_CTL1            = 0x128, /* SAS control register 1 */
 397         CMD_SAS_CTL2            = 0x12c, /* SAS control register 2 */
 398         CMD_SAS_CTL3            = 0x130, /* SAS control register 3 */
 399         CMD_ID_TEST             = 0x134, /* ID test register */
 400         CMD_PL_TIMER            = 0x138, /* PL timer register */
 401         CMD_WD_TIMER            = 0x13c, /* WD timer register */
 402         CMD_PORT_SEL_COUNT      = 0x140, /* port selector count register */
 403         CMD_APP_MEM_CTL         = 0x144, /* Application Memory Control */
 404         CMD_XOR_MEM_CTL         = 0x148, /* XOR Block Memory Control */
 405         CMD_DMA_MEM_CTL         = 0x14c, /* DMA Block Memory Control */
 406         CMD_PORT_MEM_CTL0       = 0x150, /* Port Memory Control 0 */
 407         CMD_PORT_MEM_CTL1       = 0x154, /* Port Memory Control 1 */
 408         CMD_SATA_PORT_MEM_CTL0  = 0x158, /* SATA Port Memory Control 0 */
 409         CMD_SATA_PORT_MEM_CTL1  = 0x15c, /* SATA Port Memory Control 1 */
 410         CMD_XOR_MEM_BIST_CTL    = 0x160, /* XOR Memory BIST Control */
 411         CMD_XOR_MEM_BIST_STAT   = 0x164, /* XOR Memroy BIST Status */
 412         CMD_DMA_MEM_BIST_CTL    = 0x168, /* DMA Memory BIST Control */
 413         CMD_DMA_MEM_BIST_STAT   = 0x16c, /* DMA Memory BIST Status */
 414         CMD_PORT_MEM_BIST_CTL   = 0x170, /* Port Memory BIST Control */
 415         CMD_PORT_MEM_BIST_STAT0 = 0x174, /* Port Memory BIST Status 0 */
 416         CMD_PORT_MEM_BIST_STAT1 = 0x178, /* Port Memory BIST Status 1 */
 417         CMD_STP_MEM_BIST_CTL    = 0x17c, /* STP Memory BIST Control */
 418         CMD_STP_MEM_BIST_STAT0  = 0x180, /* STP Memory BIST Status 0 */
 419         CMD_STP_MEM_BIST_STAT1  = 0x184, /* STP Memory BIST Status 1 */
 420         CMD_RESET_COUNT         = 0x188, /* Reset Count */
 421         CMD_MONTR_DATA_SEL      = 0x18C, /* Monitor Data/Select */
 422         CMD_PLL_PHY_CONFIG      = 0x190, /* PLL/PHY Configuration */
 423         CMD_PHY_CTL             = 0x194, /* PHY Control and Status */
 424         CMD_PHY_TEST_COUNT0     = 0x198, /* Phy Test Count 0 */
 425         CMD_PHY_TEST_COUNT1     = 0x19C, /* Phy Test Count 1 */
 426         CMD_PHY_TEST_COUNT2     = 0x1A0, /* Phy Test Count 2 */
 427         CMD_APP_ERR_CONFIG      = 0x1A4, /* Application Error Configuration */
 428         CMD_PND_FIFO_CTL0       = 0x1A8, /* Pending FIFO Control 0 */
 429         CMD_HOST_CTL            = 0x1AC, /* Host Control Status */
 430         CMD_HOST_WR_DATA        = 0x1B0, /* Host Write Data */
 431         CMD_HOST_RD_DATA        = 0x1B4, /* Host Read Data */
 432         CMD_PHY_MODE_21         = 0x1B8, /* Phy Mode 21 */
 433         CMD_SL_MODE0            = 0x1BC, /* SL Mode 0 */
 434         CMD_SL_MODE1            = 0x1C0, /* SL Mode 1 */
 435         CMD_PND_FIFO_CTL1       = 0x1C4, /* Pending FIFO Control 1 */
 436 };
 437
 438 /* SAS/SATA configuration port registers, aka phy registers */
 439 enum sas_sata_config_port_regs {
 440         PHYR_IDENTIFY           = 0x00, /* info for IDENTIFY frame */
 441         PHYR_ADDR_LO            = 0x04, /* my SAS address (low) */
 442         PHYR_ADDR_HI            = 0x08, /* my SAS address (high) */
 443         PHYR_ATT_DEV_INFO       = 0x0C, /* attached device info */
 444         PHYR_ATT_ADDR_LO        = 0x10, /* attached dev SAS addr (low) */
 445         PHYR_ATT_ADDR_HI        = 0x14, /* attached dev SAS addr (high) */
 446         PHYR_SATA_CTL           = 0x18, /* SATA control */
 447         PHYR_PHY_STAT           = 0x1C, /* PHY status */
 448         PHYR_SATA_SIG0          = 0x20, /*port SATA signature FIS(Byte 0-3) */
 449         PHYR_SATA_SIG1          = 0x24, /*port SATA signature FIS(Byte 4-7) */
 450         PHYR_SATA_SIG2          = 0x28, /*port SATA signature FIS(Byte 8-11) */
 451         PHYR_SATA_SIG3          = 0x2c, /*port SATA signature FIS(Byte 12-15) */
 452         PHYR_R_ERR_COUNT        = 0x30, /* port R_ERR count register */
 453         PHYR_CRC_ERR_COUNT      = 0x34, /* port CRC error count register */
 454         PHYR_WIDE_PORT          = 0x38, /* wide port participating */
 455         PHYR_CURRENT0           = 0x80, /* current connection info 0 */
 456         PHYR_CURRENT1           = 0x84, /* current connection info 1 */
 457         PHYR_CURRENT2           = 0x88, /* current connection info 2 */
 458 };
 459
 460 /*  SAS/SATA Vendor Specific Port Registers */
 461 enum sas_sata_vsp_regs {
 462         VSR_PHY_STAT            = 0x00, /* Phy Status */
 463         VSR_PHY_MODE1           = 0x01, /* phy tx */
 464         VSR_PHY_MODE2           = 0x02, /* tx scc */
 465         VSR_PHY_MODE3           = 0x03, /* pll */
 466         VSR_PHY_MODE4           = 0x04, /* VCO */
 467         VSR_PHY_MODE5           = 0x05, /* Rx */
 468         VSR_PHY_MODE6           = 0x06, /* CDR */
 469         VSR_PHY_MODE7           = 0x07, /* Impedance */
 470         VSR_PHY_MODE8           = 0x08, /* Voltage */
 471         VSR_PHY_MODE9           = 0x09, /* Test */
 472         VSR_PHY_MODE10          = 0x0A, /* Power */
 473         VSR_PHY_MODE11          = 0x0B, /* Phy Mode */
 474         VSR_PHY_VS0             = 0x0C, /* Vednor Specific 0 */
 475         VSR_PHY_VS1             = 0x0D, /* Vednor Specific 1 */
 476 };
 477
 478 enum pci_cfg_registers {
 479         PCR_PHY_CTL     = 0x40,
 480         PCR_PHY_CTL2    = 0x90,
 481         PCR_DEV_CTRL    = 0xE8,
 482 };
 483
 484 enum pci_cfg_register_bits {
 485         PCTL_PWR_ON     = (0xFU << 24),
 486         PCTL_OFF        = (0xFU << 12),
 487         PRD_REQ_SIZE    = (0x4000),
 488         PRD_REQ_MASK    = (0x00007000),
 489 };
 490
 491 enum nvram_layout_offsets {
 492         NVR_SIG         = 0x00,         /* 0xAA, 0x55 */
 493         NVR_SAS_ADDR    = 0x02,         /* 8-byte SAS address */
 494 };
 495
 496 enum chip_flavors {
 497         chip_6320,
 498         chip_6440,
 499         chip_6480,
 500 };
 501
 502 enum port_type {
 503         PORT_TYPE_SAS   =  (1L << 1),
 504         PORT_TYPE_SATA  =  (1L << 0),
 505 };
 506
 507 /* Command Table Format */
 508 enum ct_format {
 509         /* SSP */
 510         SSP_F_H         =  0x00,
 511         SSP_F_IU        =  0x18,
 512         SSP_F_MAX       =  0x4D,
 513         /* STP */
 514         STP_CMD_FIS     =  0x00,
 515         STP_ATAPI_CMD   =  0x40,
 516         STP_F_MAX       =  0x10,
 517         /* SMP */
 518         SMP_F_T         =  0x00,
 519         SMP_F_DEP       =  0x01,
 520         SMP_F_MAX       =  0x101,
 521 };
 522
 523 enum status_buffer {
 524         SB_EIR_OFF      =  0x00,        /* Error Information Record */
 525         SB_RFB_OFF      =  0x08,        /* Response Frame Buffer */
 526         SB_RFB_MAX      =  0x400,       /* RFB size*/
 527 };
 528
 529 enum error_info_rec {
 530         CMD_ISS_STPD    = (1U << 31),   /* Cmd Issue Stopped */
 531         CMD_PI_ERR      = (1U << 30),   /* Protection info error.  see flags2 */
 532         RSP_OVER        = (1U << 29),   /* rsp buffer overflow */
 533         RETRY_LIM       = (1U << 28),   /* FIS/frame retry limit exceeded */
 534         UNK_FIS         = (1U << 27),   /* unknown FIS */
 535         DMA_TERM        = (1U << 26),   /* DMA terminate primitive rx'd */
 536         SYNC_ERR        = (1U << 25),   /* SYNC rx'd during frame xmit */
 537         TFILE_ERR       = (1U << 24),   /* SATA taskfile Error bit set */
 538         R_ERR           = (1U << 23),   /* SATA returned R_ERR prim */
 539         RD_OFS          = (1U << 20),   /* Read DATA frame invalid offset */
 540         XFER_RDY_OFS    = (1U << 19),   /* XFER_RDY offset error */
 541         UNEXP_XFER_RDY  = (1U << 18),   /* unexpected XFER_RDY error */
 542         DATA_OVER_UNDER = (1U << 16),   /* data overflow/underflow */
 543         INTERLOCK       = (1U << 15),   /* interlock error */
 544         NAK             = (1U << 14),   /* NAK rx'd */
 545         ACK_NAK_TO      = (1U << 13),   /* ACK/NAK timeout */
 546         CXN_CLOSED      = (1U << 12),   /* cxn closed w/out ack/nak */
 547         OPEN_TO         = (1U << 11),   /* I_T nexus lost, open cxn timeout */
 548         PATH_BLOCKED    = (1U << 10),   /* I_T nexus lost, pathway blocked */
 549         NO_DEST         = (1U << 9),    /* I_T nexus lost, no destination */
 550         STP_RES_BSY     = (1U << 8),    /* STP resources busy */
 551         BREAK           = (1U << 7),    /* break received */
 552         BAD_DEST        = (1U << 6),    /* bad destination */
 553         BAD_PROTO       = (1U << 5),    /* protocol not supported */
 554         BAD_RATE        = (1U << 4),    /* cxn rate not supported */
 555         WRONG_DEST      = (1U << 3),    /* wrong destination error */
 556         CREDIT_TO       = (1U << 2),    /* credit timeout */
 557         WDOG_TO         = (1U << 1),    /* watchdog timeout */
 558         BUF_PAR         = (1U << 0),    /* buffer parity error */
 559 };
 560
 561 enum error_info_rec_2 {
 562         SLOT_BSY_ERR    = (1U << 31),   /* Slot Busy Error */
 563         GRD_CHK_ERR     = (1U << 14),   /* Guard Check Error */
 564         APP_CHK_ERR     = (1U << 13),   /* Application Check error */
 565         REF_CHK_ERR     = (1U << 12),   /* Reference Check Error */
 566         USR_BLK_NM      = (1U << 0),    /* User Block Number */
 567 };
 568
 569 struct mvs_chip_info {
 570         u32             n_phy;
 571         u32             srs_sz;
 572         u32             slot_width;
 573 };
 574
 575 struct mvs_err_info {
 576         __le32                  flags;
 577         __le32                  flags2;
 578 };
 579
 580 struct mvs_prd {
 581         __le64                  addr;           /* 64-bit buffer address */
 582         __le32                  reserved;
 583         __le32                  len;            /* 16-bit length */
 584 };
 585
 586 struct mvs_cmd_hdr {
 587         __le32                  flags;          /* PRD tbl len; SAS, SATA ctl */
 588         __le32                  lens;           /* cmd, max resp frame len */
 589         __le32                  tags;           /* targ port xfer tag; tag */
 590         __le32                  data_len;       /* data xfer len */
 591         __le64                  cmd_tbl;        /* command table address */
 592         __le64                  open_frame;     /* open addr frame address */
 593         __le64                  status_buf;     /* status buffer address */
 594         __le64                  prd_tbl;        /* PRD tbl address */
 595         __le32                  reserved[4];
 596 };
 597
 598 struct mvs_port {
 599         struct asd_sas_port     sas_port;
 600         u8                      port_attached;
 601         u8                      taskfileset;
 602         u8                      wide_port_phymap;
 603         struct list_head        list;
 604 };
 605
 606 struct mvs_phy {
 607         struct mvs_port         *port;
 608         struct asd_sas_phy      sas_phy;
 609         struct sas_identify     identify;
 610         struct scsi_device      *sdev;
 611         u64             dev_sas_addr;
 612         u64             att_dev_sas_addr;
 613         u32             att_dev_info;
 614         u32             dev_info;
 615         u32             phy_type;
 616         u32             phy_status;
 617         u32             irq_status;
 618         u32             frame_rcvd_size;
 619         u8              frame_rcvd[32];
 620         u8              phy_attached;
 621         enum sas_linkrate       minimum_linkrate;
 622         enum sas_linkrate       maximum_linkrate;
 623 };
 624
 625 struct mvs_slot_info {
 626         struct list_head        list;
 627         struct sas_task         *task;
 628         u32                     n_elem;
 629         u32                     tx;
 630
 631         /* DMA buffer for storing cmd tbl, open addr frame, status buffer,
 632          * and PRD table
 633          */
 634         void                    *buf;
 635         dma_addr_t              buf_dma;
 636 #if _MV_DUMP
 637         u32                     cmd_size;
 638 #endif
 639
 640         void                    *response;
 641         struct mvs_port         *port;
 642 };
 643
 644 struct mvs_info {
 645         unsigned long           flags;
 646
 647         spinlock_t              lock;           /* host-wide lock */
 648         struct pci_dev          *pdev;          /* our device */
 649         void __iomem            *regs;          /* enhanced mode registers */
 650         void __iomem            *peri_regs;     /* peripheral registers */
 651
 652         u8                      sas_addr[SAS_ADDR_SIZE];
 653         struct sas_ha_struct    sas;            /* SCSI/SAS glue */
 654         struct Scsi_Host        *shost;
 655
 656         __le32                  *tx;            /* TX (delivery) DMA ring */
 657         dma_addr_t              tx_dma;
 658         u32                     tx_prod;        /* cached next-producer idx */
 659
 660         __le32                  *rx;            /* RX (completion) DMA ring */
 661         dma_addr_t              rx_dma;
 662         u32                     rx_cons;        /* RX consumer idx */
 663
 664         __le32                  *rx_fis;        /* RX'd FIS area */
 665         dma_addr_t              rx_fis_dma;
 666
 667         struct mvs_cmd_hdr      *slot;  /* DMA command header slots */
 668         dma_addr_t              slot_dma;
 669
 670         const struct mvs_chip_info *chip;
 671
 672         u8                      tags[MVS_SLOTS];
 673         struct mvs_slot_info    slot_info[MVS_SLOTS];
 674                                 /* further per-slot information */
 675         struct mvs_phy          phy[MVS_MAX_PHYS];
 676         struct mvs_port         port[MVS_MAX_PHYS];
 677 #ifdef MVS_USE_TASKLET
 678         struct tasklet_struct   tasklet;
 679 #endif
 680 };
 681
 682 static int mvs_phy_control(struct asd_sas_phy *sas_phy, enum phy_func func,
 683                            void *funcdata);
 684 static u32 mvs_read_phy_ctl(struct mvs_info *mvi, u32 port);
 685 static void mvs_write_phy_ctl(struct mvs_info *mvi, u32 port, u32 val);
 686 static u32 mvs_read_port_irq_stat(struct mvs_info *mvi, u32 port);
 687 static void mvs_write_port_irq_stat(struct mvs_info *mvi, u32 port, u32 val);
 688 static void mvs_write_port_irq_mask(struct mvs_info *mvi, u32 port, u32 val);
 689 static u32 mvs_read_port_irq_mask(struct mvs_info *mvi, u32 port);
 690
 691 static u32 mvs_is_phy_ready(struct mvs_info *mvi, int i);
 692 static void mvs_detect_porttype(struct mvs_info *mvi, int i);
 693 static void mvs_update_phyinfo(struct mvs_info *mvi, int i, int get_st);
 694 static void mvs_release_task(struct mvs_info *mvi, int phy_no);
 695
 696 static int mvs_scan_finished(struct Scsi_Host *, unsigned long);
 697 static void mvs_scan_start(struct Scsi_Host *);
 698 static int mvs_slave_configure(struct scsi_device *sdev);
 699
 700 static struct scsi_transport_template *mvs_stt;
 701
 702 static const struct mvs_chip_info mvs_chips[] = {
 703         [chip_6320] =           { 2, 16, 9  },
 704         [chip_6440] =           { 4, 16, 9  },
 705         [chip_6480] =           { 8, 32, 10 },
 706 };
 707
 708 static struct scsi_host_template mvs_sht = {
 709         .module                 = THIS_MODULE,
 710         .name                   = DRV_NAME,
 711         .queuecommand           = sas_queuecommand,
 712         .target_alloc           = sas_target_alloc,
 713         .slave_configure        = mvs_slave_configure,
 714         .slave_destroy          = sas_slave_destroy,
 715         .scan_finished          = mvs_scan_finished,
 716         .scan_start             = mvs_scan_start,
 717         .change_queue_depth     = sas_change_queue_depth,
 718         .change_queue_type      = sas_change_queue_type,
 719         .bios_param             = sas_bios_param,
 720         .can_queue              = 1,
 721         .cmd_per_lun            = 1,
 722         .this_id                = -1,
 723         .sg_tablesize           = SG_ALL,
 724         .max_sectors            = SCSI_DEFAULT_MAX_SECTORS,
 725         .use_clustering         = ENABLE_CLUSTERING,
 726         .eh_device_reset_handler        = sas_eh_device_reset_handler,
 727         .eh_bus_reset_handler   = sas_eh_bus_reset_handler,
 728         .slave_alloc            = sas_slave_alloc,
 729         .target_destroy         = sas_target_destroy,
 730         .ioctl                  = sas_ioctl,
 731 };
 732
 733 static void mvs_hexdump(u32 size, u8 *data, u32 baseaddr)
 734 {
 735         u32 i;
 736         u32 run;
 737         u32 offset;
 738
 739         offset = 0;
 740         while (size) {
 741                 printk("%08X : ", baseaddr + offset);
 742                 if (size >= 16)
 743                         run = 16;
 744                 else
 745                         run = size;
 746                 size -= run;
 747                 for (i = 0; i < 16; i++) {
 748                         if (i < run)
 749                                 printk("%02X ", (u32)data[i]);
 750                         else
 751                                 printk("   ");
 752                 }
 753                 printk(": ");
 754                 for (i = 0; i < run; i++)
 755                         printk("%c", isalnum(data[i]) ? data[i] : '.');
 756                 printk("\n");
 757                 data = &data[16];
 758                 offset += run;
 759         }
 760         printk("\n");
 761 }
 762
 763 static void mvs_hba_sb_dump(struct mvs_info *mvi, u32 tag,
 764                                    enum sas_protocol proto)
 765 {
 766 #if _MV_DUMP
 767         u32 offset;
 768         struct pci_dev *pdev = mvi->pdev;
 769         struct mvs_slot_info *slot = &mvi->slot_info[tag];
 770
 771         offset = slot->cmd_size + MVS_OAF_SZ +
 772             sizeof(struct mvs_prd) * slot->n_elem;
 773         dev_printk(KERN_DEBUG, &pdev->dev, "+---->Status buffer[%d] :\n",
 774                         tag);
 775         mvs_hexdump(32, (u8 *) slot->response,
 776                     (u32) slot->buf_dma + offset);
 777 #endif
 778 }
 779
 780 static void mvs_hba_memory_dump(struct mvs_info *mvi, u32 tag,
 781                                 enum sas_protocol proto)
 782 {
 783 #if _MV_DUMP
 784         u32 sz, w_ptr, r_ptr;
 785         u64 addr;
 786         void __iomem *regs = mvi->regs;
 787         struct pci_dev *pdev = mvi->pdev;
 788         struct mvs_slot_info *slot = &mvi->slot_info[tag];
 789
 790         /*Delivery Queue */
 791         sz = mr32(TX_CFG) & TX_RING_SZ_MASK;
 792         w_ptr = mr32(TX_PROD_IDX) & TX_RING_SZ_MASK;
 793         r_ptr = mr32(TX_CONS_IDX) & TX_RING_SZ_MASK;
 794         addr = mr32(TX_HI) << 16 << 16 | mr32(TX_LO);
 795         dev_printk(KERN_DEBUG, &pdev->dev,
 796                 "Delivery Queue Size=%04d , WRT_PTR=%04X , RD_PTR=%04X\n",
 797                 sz, w_ptr, r_ptr);
 798         dev_printk(KERN_DEBUG, &pdev->dev,
 799                 "Delivery Queue Base Address=0x%llX (PA)"
 800                 "(tx_dma=0x%llX), Entry=%04d\n",
 801                 addr, mvi->tx_dma, w_ptr);
 802         mvs_hexdump(sizeof(u32), (u8 *)(&mvi->tx[mvi->tx_prod]),
 803                         (u32) mvi->tx_dma + sizeof(u32) * w_ptr);
 804         /*Command List */
 805         addr = mr32(CMD_LIST_HI) << 16 << 16 | mr32(CMD_LIST_LO);
 806         dev_printk(KERN_DEBUG, &pdev->dev,
 807                 "Command List Base Address=0x%llX (PA)"
 808                 "(slot_dma=0x%llX), Header=%03d\n",
 809                 addr, mvi->slot_dma, tag);
 810         dev_printk(KERN_DEBUG, &pdev->dev, "Command Header[%03d]:\n", tag);
 811         /*mvs_cmd_hdr */
 812         mvs_hexdump(sizeof(struct mvs_cmd_hdr), (u8 *)(&mvi->slot[tag]),
 813                 (u32) mvi->slot_dma + tag * sizeof(struct mvs_cmd_hdr));
 814         /*1.command table area */
 815         dev_printk(KERN_DEBUG, &pdev->dev, "+---->Command Table :\n");
 816         mvs_hexdump(slot->cmd_size, (u8 *) slot->buf, (u32) slot->buf_dma);
 817         /*2.open address frame area */
 818         dev_printk(KERN_DEBUG, &pdev->dev, "+---->Open Address Frame :\n");
 819         mvs_hexdump(MVS_OAF_SZ, (u8 *) slot->buf + slot->cmd_size,
 820                                 (u32) slot->buf_dma + slot->cmd_size);
 821         /*3.status buffer */
 822         mvs_hba_sb_dump(mvi, tag, proto);
 823         /*4.PRD table */
 824         dev_printk(KERN_DEBUG, &pdev->dev, "+---->PRD table :\n");
 825         mvs_hexdump(sizeof(struct mvs_prd) * slot->n_elem,
 826                 (u8 *) slot->buf + slot->cmd_size + MVS_OAF_SZ,
 827                 (u32) slot->buf_dma + slot->cmd_size + MVS_OAF_SZ);
 828 #endif
 829 }
 830
 831 static void mvs_hba_cq_dump(struct mvs_info *mvi)
 832 {
 833 #if _MV_DUMP
 834         u64 addr;
 835         void __iomem *regs = mvi->regs;
 836         struct pci_dev *pdev = mvi->pdev;
 837         u32 entry = mvi->rx_cons + 1;
 838         u32 rx_desc = le32_to_cpu(mvi->rx[entry]);
 839
 840         /*Completion Queue */
 841         addr = mr32(RX_HI) << 16 << 16 | mr32(RX_LO);
 842         dev_printk(KERN_DEBUG, &pdev->dev, "Completion Task = 0x%08X\n",
 843                    (u32) mvi->slot_info[rx_desc & RXQ_SLOT_MASK].task);
 844         dev_printk(KERN_DEBUG, &pdev->dev,
 845                 "Completion List Base Address=0x%llX (PA), "
 846                 "CQ_Entry=%04d, CQ_WP=0x%08X\n",
 847                 addr, entry - 1, mvi->rx[0]);
 848         mvs_hexdump(sizeof(u32), (u8 *)(&rx_desc),
 849                     mvi->rx_dma + sizeof(u32) * entry);
 850 #endif
 851 }
 852
 853 static void mvs_hba_interrupt_enable(struct mvs_info *mvi)
 854 {
 855         void __iomem *regs = mvi->regs;
 856         u32 tmp;
 857
 858         tmp = mr32(GBL_CTL);
 859
 860         mw32(GBL_CTL, tmp | INT_EN);
 861 }
 862
 863 static void mvs_hba_interrupt_disable(struct mvs_info *mvi)
 864 {
 865         void __iomem *regs = mvi->regs;
 866         u32 tmp;
 867
 868         tmp = mr32(GBL_CTL);
 869
 870         mw32(GBL_CTL, tmp & ~INT_EN);
 871 }
 872
 873 static int mvs_int_rx(struct mvs_info *mvi, bool self_clear);
 874
 875 /* move to PCI layer or libata core? */
 876 static int pci_go_64(struct pci_dev *pdev)
 877 {
 878         int rc;
 879
 880         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 881                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 882                 if (rc) {
 883                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 884                         if (rc) {
 885                                 dev_printk(KERN_ERR, &pdev->dev,
 886                                            "64-bit DMA enable failed\n");
 887                                 return rc;
 888                         }
 889                 }
 890         } else {
 891                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 892                 if (rc) {
 893                         dev_printk(KERN_ERR, &pdev->dev,
 894                                    "32-bit DMA enable failed\n");
 895                         return rc;
 896                 }
 897                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 898                 if (rc) {
 899                         dev_printk(KERN_ERR, &pdev->dev,
 900                                    "32-bit consistent DMA enable failed\n");
 901                         return rc;
 902                 }
 903         }
 904
 905         return rc;
 906 }
 907
 908 static void mvs_tag_clear(struct mvs_info *mvi, u32 tag)
 909 {
 910         mvi->tag_in = (mvi->tag_in + 1) & (MVS_SLOTS - 1);
 911         mvi->tags[mvi->tag_in] = tag;
 912 }
 913
 914 static void mvs_tag_free(struct mvs_info *mvi, u32 tag)
 915 {
 916         mvi->tag_out = (mvi->tag_out - 1) & (MVS_SLOTS - 1);
 917 }
 918
 919 static int mvs_tag_alloc(struct mvs_info *mvi, u32 *tag_out)
 920 {
 921         if (mvi->tag_out != mvi->tag_in) {
 922                 *tag_out = mvi->tags[mvi->tag_out];
 923                 mvi->tag_out = (mvi->tag_out + 1) & (MVS_SLOTS - 1);
 924                 return 0;
 925         }
 926         return -EBUSY;
 927 }
 928
 929 static void mvs_tag_init(struct mvs_info *mvi)
 930 {
 931         int i;
 932         for (i = 0; i < MVS_SLOTS; ++i)
 933                 mvi->tags[i] = i;
 934         mvi->tag_out = 0;
 935         mvi->tag_in = MVS_SLOTS - 1;
 936 }
 937
 938 #ifndef MVS_DISABLE_NVRAM
 939 static int mvs_eep_read(void __iomem *regs, u32 addr, u32 *data)
 940 {
 941         int timeout = 1000;
 942
 943         if (addr & ~SPI_ADDR_MASK)
 944                 return -EINVAL;
 945
 946         writel(addr, regs + SPI_CMD);
 947         writel(TWSI_RD, regs + SPI_CTL);
 948
 949         while (timeout-- > 0) {
 950                 if (readl(regs + SPI_CTL) & TWSI_RDY) {
 951                         *data = readl(regs + SPI_DATA);
 952                         return 0;
 953                 }
 954
 955                 udelay(10);
 956         }
 957
 958         return -EBUSY;
 959 }
 960
 961 static int mvs_eep_read_buf(void __iomem *regs, u32 addr,
 962                             void *buf, u32 buflen)
 963 {
 964         u32 addr_end, tmp_addr, i, j;
 965         u32 tmp = 0;
 966         int rc;
 967         u8 *tmp8, *buf8 = buf;
 968
 969         addr_end = addr + buflen;
 970         tmp_addr = ALIGN(addr, 4);
 971         if (addr > 0xff)
 972                 return -EINVAL;
 973
 974         j = addr & 0x3;
 975         if (j) {
 976                 rc = mvs_eep_read(regs, tmp_addr, &tmp);
 977                 if (rc)
 978                         return rc;
 979
 980                 tmp8 = (u8 *)&tmp;
 981                 for (i = j; i < 4; i++)
 982                         *buf8++ = tmp8[i];
 983
 984                 tmp_addr += 4;
 985         }
 986
 987         for (j = ALIGN(addr_end, 4); tmp_addr < j; tmp_addr += 4) {
 988                 rc = mvs_eep_read(regs, tmp_addr, &tmp);
 989                 if (rc)
 990                         return rc;
 991
 992                 memcpy(buf8, &tmp, 4);
 993                 buf8 += 4;
 994         }
 995
 996         if (tmp_addr < addr_end) {
 997                 rc = mvs_eep_read(regs, tmp_addr, &tmp);
 998                 if (rc)
 999                         return rc;
1000
1001                 tmp8 = (u8 *)&tmp;
1002                 j = addr_end - tmp_addr;
1003                 for (i = 0; i < j; i++)
1004                         *buf8++ = tmp8[i];
1005
1006                 tmp_addr += 4;
1007         }
1008
1009         return 0;
1010 }
1011 #endif
1012
1013 static int mvs_nvram_read(struct mvs_info *mvi, u32 addr,
1014                           void *buf, u32 buflen)
1015 {
1016 #ifndef MVS_DISABLE_NVRAM
1017         void __iomem *regs = mvi->regs;
1018         int rc, i;
1019         u32 sum;
1020         u8 hdr[2], *tmp;
1021         const char *msg;
1022
1023         rc = mvs_eep_read_buf(regs, addr, &hdr, 2);
1024         if (rc) {
1025                 msg = "nvram hdr read failed";
1026                 goto err_out;
1027         }
1028         rc = mvs_eep_read_buf(regs, addr + 2, buf, buflen);
1029         if (rc) {
1030                 msg = "nvram read failed";
1031                 goto err_out;
1032         }
1033
1034         if (hdr[0] != 0x5A) {
1035                 /* entry id */
1036                 msg = "invalid nvram entry id";
1037                 rc = -ENOENT;
1038                 goto err_out;
1039         }
1040
1041         tmp = buf;
1042         sum = ((u32)hdr[0]) + ((u32)hdr[1]);
1043         for (i = 0; i < buflen; i++)
1044                 sum += ((u32)tmp[i]);
1045
1046         if (sum) {
1047                 msg = "nvram checksum failure";
1048                 rc = -EILSEQ;
1049                 goto err_out;
1050         }
1051
1052         return 0;
1053
1054 err_out:
1055         dev_printk(KERN_ERR, &mvi->pdev->dev, "%s", msg);
1056         return rc;
1057 #else
1058         /* FIXME , For SAS target mode */
1059         memcpy(buf, "\x50\x05\x04\x30\x11\xab\x00\x00", 8);
1060         return 0;
1061 #endif
1062 }
1063
1064 static void mvs_bytes_dmaed(struct mvs_info *mvi, int i)
1065 {
1066         struct mvs_phy *phy = &mvi->phy[i];
1067
1068         if (!phy->phy_attached)
1069                 return;
1070
1071         if (phy->phy_type & PORT_TYPE_SAS) {
1072                 struct sas_identify_frame *id;
1073
1074                 id = (struct sas_identify_frame *)phy->frame_rcvd;
1075                 id->dev_type = phy->identify.device_type;
1076                 id->initiator_bits = SAS_PROTOCOL_ALL;
1077                 id->target_bits = phy->identify.target_port_protocols;
1078         } else if (phy->phy_type & PORT_TYPE_SATA) {
1079                 /* TODO */
1080         }
1081         mvi->sas.sas_phy[i]->frame_rcvd_size = phy->frame_rcvd_size;
1082         mvi->sas.notify_port_event(mvi->sas.sas_phy[i],
1083                                    PORTE_BYTES_DMAED);
1084 }
1085
1086 static int mvs_scan_finished(struct Scsi_Host *shost, unsigned long time)
1087 {
1088         /* give the phy enabling interrupt event time to come in (1s
1089          * is empirically about all it takes) */
1090         if (time < HZ)
1091                 return 0;
1092         /* Wait for discovery to finish */
1093         scsi_flush_work(shost);
1094         return 1;
1095 }
1096
1097 static void mvs_scan_start(struct Scsi_Host *shost)
1098 {
1099         int i;
1100         struct mvs_info *mvi = SHOST_TO_SAS_HA(shost)->lldd_ha;
1101
1102         for (i = 0; i < mvi->chip->n_phy; ++i) {
1103                 mvs_bytes_dmaed(mvi, i);
1104         }
1105 }
1106
1107 static int mvs_sas_slave_alloc(struct scsi_device *scsi_dev)
1108 {
1109         int rc;
1110
1111         rc = sas_slave_alloc(scsi_dev);
1112
1113         return rc;
1114 }
1115
1116 static void mvs_int_port(struct mvs_info *mvi, int port_no, u32 events)
1117 {
1118         struct pci_dev *pdev = mvi->pdev;
1119         struct sas_ha_struct *sas_ha = &mvi->sas;
1120         struct mvs_phy *phy = &mvi->phy[port_no];
1121         struct asd_sas_phy *sas_phy = &phy->sas_phy;
1122
1123         phy->irq_status = mvs_read_port_irq_stat(mvi, port_no);
1124         /*
1125         * events is port event now ,
1126         * we need check the interrupt status which belongs to per port.
1127         */
1128         dev_printk(KERN_DEBUG, &pdev->dev,
1129                 "Port %d Event = %X\n",
1130                 port_no, phy->irq_status);
1131
1132         if (phy->irq_status & (PHYEV_POOF | PHYEV_DEC_ERR)) {
1133                 if (!mvs_is_phy_ready(mvi, port_no)) {
1134                         sas_phy_disconnected(sas_phy);
1135                         sas_ha->notify_phy_event(sas_phy, PHYE_LOSS_OF_SIGNAL);
1136                 } else
1137                         mvs_phy_control(sas_phy, PHY_FUNC_LINK_RESET, NULL);
1138         }
1139         if (!(phy->irq_status & PHYEV_DEC_ERR)) {
1140                 if (phy->irq_status & PHYEV_COMWAKE) {
1141                         u32 tmp = mvs_read_port_irq_mask(mvi, port_no);
1142                         mvs_write_port_irq_mask(mvi, port_no,
1143                                                 tmp | PHYEV_SIG_FIS);
1144                 }
1145                 if (phy->irq_status & (PHYEV_SIG_FIS | PHYEV_ID_DONE)) {
1146                         phy->phy_status = mvs_is_phy_ready(mvi, port_no);
1147                         if (phy->phy_status) {
1148                                 mvs_detect_porttype(mvi, port_no);
1149
1150                                 if (phy->phy_type & PORT_TYPE_SATA) {
1151                                         u32 tmp = mvs_read_port_irq_mask(mvi,
1152                                                                 port_no);
1153                                         tmp &= ~PHYEV_SIG_FIS;
1154                                         mvs_write_port_irq_mask(mvi,
1155                                                                 port_no, tmp);
1156                                 }
1157
1158                                 mvs_update_phyinfo(mvi, port_no, 0);
1159                                 sas_ha->notify_phy_event(sas_phy,
1160                                                         PHYE_OOB_DONE);
1161                                 mvs_bytes_dmaed(mvi, port_no);
1162                         } else {
1163                                 dev_printk(KERN_DEBUG, &pdev->dev,
1164                                         "plugin interrupt but phy is gone\n");
1165                                 mvs_phy_control(sas_phy, PHY_FUNC_LINK_RESET,
1166                                                         NULL);
1167                         }
1168                 } else if (phy->irq_status & PHYEV_BROAD_CH)
1169                         sas_ha->notify_port_event(sas_phy,
1170                                                 PORTE_BROADCAST_RCVD);
1171         }
1172         mvs_write_port_irq_stat(mvi, port_no, phy->irq_status);
1173 }
1174
1175 static void mvs_int_sata(struct mvs_info *mvi)
1176 {
1177         /* FIXME */
1178 }
1179
1180 static void mvs_slot_free(struct mvs_info *mvi, struct sas_task *task,
1181                           struct mvs_slot_info *slot, u32 slot_idx)
1182 {
1183         if (!sas_protocol_ata(task->task_proto))
1184                 if (slot->n_elem)
1185                         pci_unmap_sg(mvi->pdev, task->scatter,
1186                                      slot->n_elem, task->data_dir);
1187
1188         switch (task->task_proto) {
1189         case SAS_PROTOCOL_SMP:
1190                 pci_unmap_sg(mvi->pdev, &task->smp_task.smp_resp, 1,
1191                              PCI_DMA_FROMDEVICE);
1192                 pci_unmap_sg(mvi->pdev, &task->smp_task.smp_req, 1,
1193                              PCI_DMA_TODEVICE);
1194                 break;
1195
1196         case SAS_PROTOCOL_SATA:
1197         case SAS_PROTOCOL_STP:
1198         case SAS_PROTOCOL_SSP:
1199         default:
1200                 /* do nothing */
1201                 break;
1202         }
1203
1204         slot->task = NULL;
1205         mvs_tag_clear(mvi, slot_idx);
1206 }
1207
1208 static void mvs_slot_err(struct mvs_info *mvi, struct sas_task *task,
1209                          u32 slot_idx)
1210 {
1211         struct mvs_slot_info *slot = &mvi->slot_info[slot_idx];
1212         u64 err_dw0 = *(u32 *) slot->response;
1213         void __iomem *regs = mvi->regs;
1214         u32 tmp;
1215
1216         if (err_dw0 & CMD_ISS_STPD)
1217                 if (sas_protocol_ata(task->task_proto)) {
1218                         tmp = mr32(INT_STAT_SRS);
1219                         mw32(INT_STAT_SRS, tmp & 0xFFFF);
1220                 }
1221
1222         mvs_hba_sb_dump(mvi, slot_idx, task->task_proto);
1223 }
1224
1225 static int mvs_slot_complete(struct mvs_info *mvi, u32 rx_desc)
1226 {
1227         u32 slot_idx = rx_desc & RXQ_SLOT_MASK;
1228         struct mvs_slot_info *slot = &mvi->slot_info[slot_idx];
1229         struct sas_task *task = slot->task;
1230         struct task_status_struct *tstat = &task->task_status;
1231         struct mvs_port *port = &mvi->port[task->dev->port->id];
1232         bool aborted;
1233         void *to;
1234
1235         spin_lock(&task->task_state_lock);
1236         aborted = task->task_state_flags & SAS_TASK_STATE_ABORTED;
1237         if (!aborted) {
1238                 task->task_state_flags &=
1239                     ~(SAS_TASK_STATE_PENDING | SAS_TASK_AT_INITIATOR);
1240                 task->task_state_flags |= SAS_TASK_STATE_DONE;
1241         }
1242         spin_unlock(&task->task_state_lock);
1243
1244         if (aborted)
1245                 return -1;
1246
1247         memset(tstat, 0, sizeof(*tstat));
1248         tstat->resp = SAS_TASK_COMPLETE;
1249
1250
1251         if (unlikely(!port->port_attached)) {
1252                 tstat->stat = SAS_PHY_DOWN;
1253                 goto out;
1254         }
1255
1256         /* error info record present */
1257         if ((rx_desc & RXQ_ERR) && (*(u64 *) slot->response)) {
1258                 tstat->stat = SAM_CHECK_COND;
1259                 mvs_slot_err(mvi, task, slot_idx);
1260                 goto out;
1261         }
1262
1263         switch (task->task_proto) {
1264         case SAS_PROTOCOL_SSP:
1265                 /* hw says status == 0, datapres == 0 */
1266                 if (rx_desc & RXQ_GOOD) {
1267                         tstat->stat = SAM_GOOD;
1268                         tstat->resp = SAS_TASK_COMPLETE;
1269                 }
1270                 /* response frame present */
1271                 else if (rx_desc & RXQ_RSP) {
1272                         struct ssp_response_iu *iu =
1273                             slot->response + sizeof(struct mvs_err_info);
1274                         sas_ssp_task_response(&mvi->pdev->dev, task, iu);
1275                 }
1276
1277                 /* should never happen? */
1278                 else
1279                         tstat->stat = SAM_CHECK_COND;
1280                 break;
1281
1282         case SAS_PROTOCOL_SMP: {
1283                         struct scatterlist *sg_resp = &task->smp_task.smp_resp;
1284                         tstat->stat = SAM_GOOD;
1285                         to = kmap_atomic(sg_page(sg_resp), KM_IRQ0);
1286                         memcpy(to + sg_resp->offset,
1287                                 slot->response + sizeof(struct mvs_err_info),
1288                                 sg_dma_len(sg_resp));
1289                         kunmap_atomic(to, KM_IRQ0);
1290                         break;
1291                 }
1292
1293         case SAS_PROTOCOL_SATA:
1294         case SAS_PROTOCOL_STP:
1295         case SAS_PROTOCOL_SATA | SAS_PROTOCOL_STP: {
1296                         struct ata_task_resp *resp =
1297                             (struct ata_task_resp *)tstat->buf;
1298
1299                         if ((rx_desc & (RXQ_DONE | RXQ_ERR | RXQ_ATTN)) ==
1300                             RXQ_DONE)
1301                                 tstat->stat = SAM_GOOD;
1302                         else
1303                                 tstat->stat = SAM_CHECK_COND;
1304
1305                         resp->frame_len = sizeof(struct dev_to_host_fis);
1306                         memcpy(&resp->ending_fis[0],
1307                                SATA_RECEIVED_D2H_FIS(port->taskfileset),
1308                                sizeof(struct dev_to_host_fis));
1309                         if (resp->ending_fis[2] & ATA_ERR)
1310                                 mvs_hexdump(16, resp->ending_fis, 0);
1311                         break;
1312                 }
1313
1314         default:
1315                 tstat->stat = SAM_CHECK_COND;
1316                 break;
1317         }
1318
1319 out:
1320         mvs_slot_free(mvi, task, slot, slot_idx);
1321         task->task_done(task);
1322         return tstat->stat;
1323 }
1324
1325 static void mvs_int_full(struct mvs_info *mvi)
1326 {
1327         void __iomem *regs = mvi->regs;
1328         u32 tmp, stat;
1329         int i;
1330
1331         stat = mr32(INT_STAT);
1332
1333         mvs_int_rx(mvi, false);
1334
1335         for (i = 0; i < MVS_MAX_PORTS; i++) {
1336                 tmp = (stat >> i) & (CINT_PORT | CINT_PORT_STOPPED);
1337                 if (tmp)
1338                         mvs_int_port(mvi, i, tmp);
1339         }
1340
1341         if (stat & CINT_SRS)
1342                 mvs_int_sata(mvi);
1343
1344         mw32(INT_STAT, stat);
1345 }
1346
1347 static int mvs_int_rx(struct mvs_info *mvi, bool self_clear)
1348 {
1349         void __iomem *regs = mvi->regs;
1350         u32 rx_prod_idx, rx_desc;
1351         bool attn = false;
1352         struct pci_dev *pdev = mvi->pdev;
1353
1354         /* the first dword in the RX ring is special: it contains
1355          * a mirror of the hardware's RX producer index, so that
1356          * we don't have to stall the CPU reading that register.
1357          * The actual RX ring is offset by one dword, due to this.
1358          */
1359         rx_prod_idx = mr32(RX_CONS_IDX) & RX_RING_SZ_MASK;
1360         if (rx_prod_idx == 0xfff) {     /* h/w hasn't touched RX ring yet */
1361                 mvi->rx_cons = 0xfff;
1362                 return 0;
1363         }
1364
1365         /* The CMPL_Q may come late, read from register and try again
1366         * note: if coalescing is enabled,
1367         * it will need to read from register every time for sure
1368         */
1369         if (mvi->rx_cons == rx_prod_idx)
1370                 return 0;
1371
1372         if (mvi->rx_cons == 0xfff)
1373                 mvi->rx_cons = MVS_RX_RING_SZ - 1;
1374
1375         while (mvi->rx_cons != rx_prod_idx) {
1376
1377                 /* increment our internal RX consumer pointer */
1378                 mvi->rx_cons = (mvi->rx_cons + 1) & (MVS_RX_RING_SZ - 1);
1379
1380                 rx_desc = le32_to_cpu(mvi->rx[mvi->rx_cons + 1]);
1381
1382                 mvs_hba_cq_dump(mvi);
1383
1384                 if (likely(rx_desc & RXQ_DONE))
1385                         mvs_slot_complete(mvi, rx_desc);
1386                 if (rx_desc & RXQ_ATTN) {
1387                         attn = true;
1388                         dev_printk(KERN_DEBUG, &pdev->dev, "ATTN %X\n",
1389                                 rx_desc);
1390                 } else if (rx_desc & RXQ_ERR) {
1391                         dev_printk(KERN_DEBUG, &pdev->dev, "RXQ_ERR %X\n",
1392                                 rx_desc);
1393                 }
1394         }
1395
1396         if (attn && self_clear)
1397                 mvs_int_full(mvi);
1398
1399         return 0;
1400 }
1401
1402 static irqreturn_t mvs_interrupt(int irq, void *opaque)
1403 {
1404         struct mvs_info *mvi = opaque;
1405         void __iomem *regs = mvi->regs;
1406         u32 stat;
1407
1408         stat = mr32(GBL_INT_STAT);
1409
1410         /* clear CMD_CMPLT ASAP */
1411         mw32_f(INT_STAT, CINT_DONE);
1412
1413         if (stat == 0 || stat == 0xffffffff)
1414                 return IRQ_NONE;
1415
1416         spin_lock(&mvi->lock);
1417
1418         mvs_int_full(mvi);
1419
1420         spin_unlock(&mvi->lock);
1421
1422         return IRQ_HANDLED;
1423 }
1424
1425 #ifndef MVS_DISABLE_MSI
1426 static irqreturn_t mvs_msi_interrupt(int irq, void *opaque)
1427 {
1428         struct mvs_info *mvi = opaque;
1429
1430         spin_lock(&mvi->lock);
1431
1432         mvs_int_rx(mvi, true);
1433
1434         spin_unlock(&mvi->lock);
1435
1436         return IRQ_HANDLED;
1437 }
1438 #endif
1439
1440 struct mvs_task_exec_info {
1441         struct sas_task *task;
1442         struct mvs_cmd_hdr *hdr;
1443         struct mvs_port *port;
1444         u32 tag;
1445         int n_elem;
1446 };
1447
1448 static int mvs_task_prep_smp(struct mvs_info *mvi,
1449                              struct mvs_task_exec_info *tei)
1450 {
1451         int elem, rc, i;
1452         struct sas_task *task = tei->task;
1453         struct mvs_cmd_hdr *hdr = tei->hdr;
1454         struct scatterlist *sg_req, *sg_resp;
1455         u32 req_len, resp_len, tag = tei->tag;
1456         void *buf_tmp;
1457         u8 *buf_oaf;
1458         dma_addr_t buf_tmp_dma;
1459         struct mvs_prd *buf_prd;
1460         struct scatterlist *sg;
1461         struct mvs_slot_info *slot = &mvi->slot_info[tag];
1462         struct asd_sas_port *sas_port = task->dev->port;
1463         u32 flags = (tei->n_elem << MCH_PRD_LEN_SHIFT);
1464 #if _MV_DUMP
1465         u8 *buf_cmd;
1466         void *from;
1467 #endif
1468         /*
1469          * DMA-map SMP request, response buffers
1470          */
1471         sg_req = &task->smp_task.smp_req;
1472         elem = pci_map_sg(mvi->pdev, sg_req, 1, PCI_DMA_TODEVICE);
1473         if (!elem)
1474                 return -ENOMEM;
1475         req_len = sg_dma_len(sg_req);
1476
1477         sg_resp = &task->smp_task.smp_resp;
1478         elem = pci_map_sg(mvi->pdev, sg_resp, 1, PCI_DMA_FROMDEVICE);
1479         if (!elem) {
1480                 rc = -ENOMEM;
1481                 goto err_out;
1482         }
1483         resp_len = sg_dma_len(sg_resp);
1484
1485         /* must be in dwords */
1486         if ((req_len & 0x3) || (resp_len & 0x3)) {
1487                 rc = -EINVAL;
1488                 goto err_out_2;
1489         }
1490
1491         /*
1492          * arrange MVS_SLOT_BUF_SZ-sized DMA buffer according to our needs
1493          */
1494
1495         /* region 1: command table area (MVS_SSP_CMD_SZ bytes) ************** */
1496         buf_tmp = slot->buf;
1497         buf_tmp_dma = slot->buf_dma;
1498
1499 #if _MV_DUMP
1500         buf_cmd = buf_tmp;
1501         hdr->cmd_tbl = cpu_to_le64(buf_tmp_dma);
1502         buf_tmp += req_len;
1503         buf_tmp_dma += req_len;
1504         slot->cmd_size = req_len;
1505 #else
1506         hdr->cmd_tbl = cpu_to_le64(sg_dma_address(sg_req));
1507 #endif
1508
1509         /* region 2: open address frame area (MVS_OAF_SZ bytes) ********* */
1510         buf_oaf = buf_tmp;
1511         hdr->open_frame = cpu_to_le64(buf_tmp_dma);
1512
1513         buf_tmp += MVS_OAF_SZ;
1514         buf_tmp_dma += MVS_OAF_SZ;
1515
1516         /* region 3: PRD table ********************************************* */
1517         buf_prd = buf_tmp;
1518         if (tei->n_elem)
1519                 hdr->prd_tbl = cpu_to_le64(buf_tmp_dma);
1520         else
1521                 hdr->prd_tbl = 0;
1522
1523         i = sizeof(struct mvs_prd) * tei->n_elem;
1524         buf_tmp += i;
1525         buf_tmp_dma += i;
1526
1527         /* region 4: status buffer (larger the PRD, smaller this buf) ****** */
1528         slot->response = buf_tmp;
1529         hdr->status_buf = cpu_to_le64(buf_tmp_dma);
1530
1531         /*
1532          * Fill in TX ring and command slot header
1533          */
1534         slot->tx = mvi->tx_prod;
1535         mvi->tx[mvi->tx_prod] = cpu_to_le32((TXQ_CMD_SMP << TXQ_CMD_SHIFT) |
1536                                         TXQ_MODE_I | tag |
1537                                         (sas_port->phy_mask << TXQ_PHY_SHIFT));
1538
1539         hdr->flags |= flags;
1540         hdr->lens = cpu_to_le32(((resp_len / 4) << 16) | ((req_len - 4) / 4));
1541         hdr->tags = cpu_to_le32(tag);
1542         hdr->data_len = 0;
1543
1544         /* generate open address frame hdr (first 12 bytes) */
1545         buf_oaf[0] = (1 << 7) | (0 << 4) | 0x01; /* initiator, SMP, ftype 1h */
1546         buf_oaf[1] = task->dev->linkrate & 0xf;
1547         *(u16 *)(buf_oaf + 2) = 0xFFFF;         /* SAS SPEC */
1548         memcpy(buf_oaf + 4, task->dev->sas_addr, SAS_ADDR_SIZE);
1549
1550         /* fill in PRD (scatter/gather) table, if any */
1551         for_each_sg(task->scatter, sg, tei->n_elem, i) {
1552                 buf_prd->addr = cpu_to_le64(sg_dma_address(sg));
1553                 buf_prd->len = cpu_to_le32(sg_dma_len(sg));
1554                 buf_prd++;
1555         }
1556
1557 #if _MV_DUMP
1558         /* copy cmd table */
1559         from = kmap_atomic(sg_page(sg_req), KM_IRQ0);
1560         memcpy(buf_cmd, from + sg_req->offset, req_len);
1561         kunmap_atomic(from, KM_IRQ0);
1562 #endif
1563         return 0;
1564
1565 err_out_2:
1566         pci_unmap_sg(mvi->pdev, &tei->task->smp_task.smp_resp, 1,
1567                      PCI_DMA_FROMDEVICE);
1568 err_out:
1569         pci_unmap_sg(mvi->pdev, &tei->task->smp_task.smp_req, 1,
1570                      PCI_DMA_TODEVICE);
1571         return rc;
1572 }
1573
1574 static void mvs_free_reg_set(struct mvs_info *mvi, struct mvs_port *port)
1575 {
1576         void __iomem *regs = mvi->regs;
1577         u32 tmp, offs;
1578         u8 *tfs = &port->taskfileset;
1579
1580         if (*tfs == MVS_ID_NOT_MAPPED)
1581                 return;
1582
1583         offs = 1U << ((*tfs & 0x0f) + PCS_EN_SATA_REG_SHIFT);
1584         if (*tfs < 16) {
1585                 tmp = mr32(PCS);
1586                 mw32(PCS, tmp & ~offs);
1587         } else {
1588                 tmp = mr32(CTL);
1589                 mw32(CTL, tmp & ~offs);
1590         }
1591
1592         tmp = mr32(INT_STAT_SRS) & (1U << *tfs);
1593         if (tmp)
1594                 mw32(INT_STAT_SRS, tmp);
1595
1596         *tfs = MVS_ID_NOT_MAPPED;
1597 }
1598
1599 static u8 mvs_assign_reg_set(struct mvs_info *mvi, struct mvs_port *port)
1600 {
1601         int i;
1602         u32 tmp, offs;
1603         void __iomem *regs = mvi->regs;
1604
1605         if (port->taskfileset != MVS_ID_NOT_MAPPED)
1606                 return 0;
1607
1608         tmp = mr32(PCS);
1609
1610         for (i = 0; i < mvi->chip->srs_sz; i++) {
1611                 if (i == 16)
1612                         tmp = mr32(CTL);
1613                 offs = 1U << ((i & 0x0f) + PCS_EN_SATA_REG_SHIFT);
1614                 if (!(tmp & offs)) {
1615                         port->taskfileset = i;
1616
1617                         if (i < 16)
1618                                 mw32(PCS, tmp | offs);
1619                         else
1620                                 mw32(CTL, tmp | offs);
1621                         tmp = mr32(INT_STAT_SRS) & (1U << i);
1622                         if (tmp)
1623                                 mw32(INT_STAT_SRS, tmp);
1624                         return 0;
1625                 }
1626         }
1627         return MVS_ID_NOT_MAPPED;
1628 }
1629
1630 static u32 mvs_get_ncq_tag(struct sas_task *task)
1631 {
1632         u32 tag = 0;
1633         struct ata_queued_cmd *qc = task->uldd_task;
1634
1635         if (qc)
1636                 tag = qc->tag;
1637
1638         return tag;
1639 }
1640
1641 static int mvs_task_prep_ata(struct mvs_info *mvi,
1642                              struct mvs_task_exec_info *tei)
1643 {
1644         struct sas_task *task = tei->task;
1645         struct domain_device *dev = task->dev;
1646         struct mvs_cmd_hdr *hdr = tei->hdr;
1647         struct asd_sas_port *sas_port = dev->port;
1648         struct mvs_slot_info *slot;
1649         struct scatterlist *sg;
1650         struct mvs_prd *buf_prd;
1651         struct mvs_port *port = tei->port;
1652         u32 tag = tei->tag;
1653         u32 flags = (tei->n_elem << MCH_PRD_LEN_SHIFT);
1654         void *buf_tmp;
1655         u8 *buf_cmd, *buf_oaf;
1656         dma_addr_t buf_tmp_dma;
1657         u32 i, req_len, resp_len;
1658         const u32 max_resp_len = SB_RFB_MAX;
1659
1660         if (mvs_assign_reg_set(mvi, port) == MVS_ID_NOT_MAPPED)
1661                 return -EBUSY;
1662
1663         slot = &mvi->slot_info[tag];
1664         slot->tx = mvi->tx_prod;
1665         mvi->tx[mvi->tx_prod] = cpu_to_le32(TXQ_MODE_I | tag |
1666                                         (TXQ_CMD_STP << TXQ_CMD_SHIFT) |
1667                                         (sas_port->phy_mask << TXQ_PHY_SHIFT) |
1668                                         (port->taskfileset << TXQ_SRS_SHIFT));
1669
1670         if (task->ata_task.use_ncq)
1671                 flags |= MCH_FPDMA;
1672         if (dev->sata_dev.command_set == ATAPI_COMMAND_SET) {
1673                 if (task->ata_task.fis.command != ATA_CMD_ID_ATAPI)
1674                         flags |= MCH_ATAPI;
1675         }
1676
1677         /* FIXME: fill in port multiplier number */
1678
1679         hdr->flags = cpu_to_le32(flags);
1680
1681         /* FIXME: the low order order 5 bits for the TAG if enable NCQ */
1682         if (task->ata_task.use_ncq) {
1683                 hdr->tags = cpu_to_le32(mvs_get_ncq_tag(task));
1684                 /*Fill in task file */
1685                 task->ata_task.fis.sector_count = hdr->tags << 3;
1686         } else
1687                 hdr->tags = cpu_to_le32(tag);
1688         hdr->data_len = cpu_to_le32(task->total_xfer_len);
1689
1690         /*
1691          * arrange MVS_SLOT_BUF_SZ-sized DMA buffer according to our needs
1692          */
1693
1694         /* region 1: command table area (MVS_ATA_CMD_SZ bytes) ************** */
1695         buf_cmd = buf_tmp = slot->buf;
1696         buf_tmp_dma = slot->buf_dma;
1697
1698         hdr->cmd_tbl = cpu_to_le64(buf_tmp_dma);
1699
1700         buf_tmp += MVS_ATA_CMD_SZ;
1701         buf_tmp_dma += MVS_ATA_CMD_SZ;
1702 #if _MV_DUMP
1703         slot->cmd_size = MVS_ATA_CMD_SZ;
1704 #endif
1705
1706         /* region 2: open address frame area (MVS_OAF_SZ bytes) ********* */
1707         /* used for STP.  unused for SATA? */
1708         buf_oaf = buf_tmp;
1709         hdr->open_frame = cpu_to_le64(buf_tmp_dma);
1710
1711         buf_tmp += MVS_OAF_SZ;
1712         buf_tmp_dma += MVS_OAF_SZ;
1713
1714         /* region 3: PRD table ********************************************* */
1715         buf_prd = buf_tmp;
1716         if (tei->n_elem)
1717                 hdr->prd_tbl = cpu_to_le64(buf_tmp_dma);
1718         else
1719                 hdr->prd_tbl = 0;
1720
1721         i = sizeof(struct mvs_prd) * tei->n_elem;
1722         buf_tmp += i;
1723         buf_tmp_dma += i;
1724
1725         /* region 4: status buffer (larger the PRD, smaller this buf) ****** */
1726         /* FIXME: probably unused, for SATA.  kept here just in case
1727          * we get a STP/SATA error information record
1728          */
1729         slot->response = buf_tmp;
1730         hdr->status_buf = cpu_to_le64(buf_tmp_dma);
1731
1732         req_len = sizeof(struct host_to_dev_fis);
1733         resp_len = MVS_SLOT_BUF_SZ - MVS_ATA_CMD_SZ -
1734             sizeof(struct mvs_err_info) - i;
1735
1736         /* request, response lengths */
1737         resp_len = min(resp_len, max_resp_len);
1738         hdr->lens = cpu_to_le32(((resp_len / 4) << 16) | (req_len / 4));
1739
1740         task->ata_task.fis.flags |= 0x80; /* C=1: update ATA cmd reg */
1741         /* fill in command FIS and ATAPI CDB */
1742         memcpy(buf_cmd, &task->ata_task.fis, sizeof(struct host_to_dev_fis));
1743         if (dev->sata_dev.command_set == ATAPI_COMMAND_SET)
1744                 memcpy(buf_cmd + STP_ATAPI_CMD,
1745                         task->ata_task.atapi_packet, 16);
1746
1747         /* generate open address frame hdr (first 12 bytes) */
1748         buf_oaf[0] = (1 << 7) | (2 << 4) | 0x1; /* initiator, STP, ftype 1h */
1749         buf_oaf[1] = task->dev->linkrate & 0xf;
1750         *(u16 *)(buf_oaf + 2) = cpu_to_be16(tag);
1751         memcpy(buf_oaf + 4, task->dev->sas_addr, SAS_ADDR_SIZE);
1752
1753         /* fill in PRD (scatter/gather) table, if any */
1754         for_each_sg(task->scatter, sg, tei->n_elem, i) {
1755                 buf_prd->addr = cpu_to_le64(sg_dma_address(sg));
1756                 buf_prd->len = cpu_to_le32(sg_dma_len(sg));
1757                 buf_prd++;
1758         }
1759
1760         return 0;
1761 }
1762
1763 static int mvs_task_prep_ssp(struct mvs_info *mvi,
1764                              struct mvs_task_exec_info *tei)
1765 {
1766         struct sas_task *task = tei->task;
1767         struct mvs_cmd_hdr *hdr = tei->hdr;
1768         struct mvs_port *port = tei->port;
1769         struct mvs_slot_info *slot;
1770         struct scatterlist *sg;
1771         struct mvs_prd *buf_prd;
1772         struct ssp_frame_hdr *ssp_hdr;
1773         void *buf_tmp;
1774         u8 *buf_cmd, *buf_oaf, fburst = 0;
1775         dma_addr_t buf_tmp_dma;
1776         u32 flags;
1777         u32 resp_len, req_len, i, tag = tei->tag;
1778         const u32 max_resp_len = SB_RFB_MAX;
1779
1780         slot = &mvi->slot_info[tag];
1781
1782         slot->tx = mvi->tx_prod;
1783         mvi->tx[mvi->tx_prod] = cpu_to_le32(TXQ_MODE_I | tag |
1784                                 (TXQ_CMD_SSP << TXQ_CMD_SHIFT) |
1785                                 (port->wide_port_phymap << TXQ_PHY_SHIFT));
1786
1787         flags = MCH_RETRY;
1788         if (task->ssp_task.enable_first_burst) {
1789                 flags |= MCH_FBURST;
1790                 fburst = (1 << 7);
1791         }
1792         hdr->flags = cpu_to_le32(flags |
1793                                  (tei->n_elem << MCH_PRD_LEN_SHIFT) |
1794                                  (MCH_SSP_FR_CMD << MCH_SSP_FR_TYPE_SHIFT));
1795
1796         hdr->tags = cpu_to_le32(tag);
1797         hdr->data_len = cpu_to_le32(task->total_xfer_len);
1798
1799         /*
1800          * arrange MVS_SLOT_BUF_SZ-sized DMA buffer according to our needs
1801          */
1802
1803         /* region 1: command table area (MVS_SSP_CMD_SZ bytes) ************** */
1804         buf_cmd = buf_tmp = slot->buf;
1805         buf_tmp_dma = slot->buf_dma;
1806
1807         hdr->cmd_tbl = cpu_to_le64(buf_tmp_dma);
1808
1809         buf_tmp += MVS_SSP_CMD_SZ;
1810         buf_tmp_dma += MVS_SSP_CMD_SZ;
1811 #if _MV_DUMP
1812         slot->cmd_size = MVS_SSP_CMD_SZ;
1813 #endif
1814
1815         /* region 2: open address frame area (MVS_OAF_SZ bytes) ********* */
1816         buf_oaf = buf_tmp;
1817         hdr->open_frame = cpu_to_le64(buf_tmp_dma);
1818
1819         buf_tmp += MVS_OAF_SZ;
1820         buf_tmp_dma += MVS_OAF_SZ;
1821
1822         /* region 3: PRD table ********************************************* */
1823         buf_prd = buf_tmp;
1824         if (tei->n_elem)
1825                 hdr->prd_tbl = cpu_to_le64(buf_tmp_dma);
1826         else
1827                 hdr->prd_tbl = 0;
1828
1829         i = sizeof(struct mvs_prd) * tei->n_elem;
1830         buf_tmp += i;
1831         buf_tmp_dma += i;
1832
1833         /* region 4: status buffer (larger the PRD, smaller this buf) ****** */
1834         slot->response = buf_tmp;
1835         hdr->status_buf = cpu_to_le64(buf_tmp_dma);
1836
1837         resp_len = MVS_SLOT_BUF_SZ - MVS_SSP_CMD_SZ - MVS_OAF_SZ -
1838             sizeof(struct mvs_err_info) - i;
1839         resp_len = min(resp_len, max_resp_len);
1840
1841         req_len = sizeof(struct ssp_frame_hdr) + 28;
1842
1843         /* request, response lengths */
1844         hdr->lens = cpu_to_le32(((resp_len / 4) << 16) | (req_len / 4));
1845
1846         /* generate open address frame hdr (first 12 bytes) */
1847         buf_oaf[0] = (1 << 7) | (1 << 4) | 0x1; /* initiator, SSP, ftype 1h */
1848         buf_oaf[1] = task->dev->linkrate & 0xf;
1849         *(u16 *)(buf_oaf + 2) = cpu_to_be16(tag);
1850         memcpy(buf_oaf + 4, task->dev->sas_addr, SAS_ADDR_SIZE);
1851
1852         /* fill in SSP frame header (Command Table.SSP frame header) */
1853         ssp_hdr = (struct ssp_frame_hdr *)buf_cmd;
1854         ssp_hdr->frame_type = SSP_COMMAND;
1855         memcpy(ssp_hdr->hashed_dest_addr, task->dev->hashed_sas_addr,
1856                HASHED_SAS_ADDR_SIZE);
1857         memcpy(ssp_hdr->hashed_src_addr,
1858                task->dev->port->ha->hashed_sas_addr, HASHED_SAS_ADDR_SIZE);
1859         ssp_hdr->tag = cpu_to_be16(tag);
1860
1861         /* fill in command frame IU */
1862         buf_cmd += sizeof(*ssp_hdr);
1863         memcpy(buf_cmd, &task->ssp_task.LUN, 8);
1864         buf_cmd[9] = fburst | task->ssp_task.task_attr |
1865                         (task->ssp_task.task_prio << 3);
1866         memcpy(buf_cmd + 12, &task->ssp_task.cdb, 16);
1867
1868         /* fill in PRD (scatter/gather) table, if any */
1869         for_each_sg(task->scatter, sg, tei->n_elem, i) {
1870                 buf_prd->addr = cpu_to_le64(sg_dma_address(sg));
1871                 buf_prd->len = cpu_to_le32(sg_dma_len(sg));
1872                 buf_prd++;
1873         }
1874
1875         return 0;
1876 }
1877
1878 static int mvs_task_exec(struct sas_task *task, const int num, gfp_t gfp_flags)
1879 {
1880         struct domain_device *dev = task->dev;
1881         struct mvs_info *mvi = dev->port->ha->lldd_ha;
1882         struct pci_dev *pdev = mvi->pdev;
1883         void __iomem *regs = mvi->regs;
1884         struct mvs_task_exec_info tei;
1885         struct sas_task *t = task;
1886         u32 tag = 0xdeadbeef, rc, n_elem = 0;
1887         unsigned long flags;
1888         u32 n = num, pass = 0;
1889
1890         spin_lock_irqsave(&mvi->lock, flags);
1891
1892         do {
1893                 tei.port = &mvi->port[dev->port->id];
1894
1895                 if (!tei.port->port_attached) {
1896                         struct task_status_struct *ts = &t->task_status;
1897                         ts->stat = SAS_PHY_DOWN;
1898                         t->task_done(t);
1899                         rc = 0;
1900                         goto exec_exit;
1901                 }
1902                 if (!sas_protocol_ata(t->task_proto)) {
1903                         if (t->num_scatter) {
1904                                 n_elem = pci_map_sg(mvi->pdev, t->scatter,
1905                                                     t->num_scatter,
1906                                                     t->data_dir);
1907                                 if (!n_elem) {
1908                                         rc = -ENOMEM;
1909                                         goto err_out;
1910                                 }
1911                         }
1912                 } else {
1913                         n_elem = t->num_scatter;
1914                 }
1915
1916                 rc = mvs_tag_alloc(mvi, &tag);
1917                 if (rc)
1918                         goto err_out;
1919
1920                 mvi->slot_info[tag].task = t;
1921                 mvi->slot_info[tag].n_elem = n_elem;
1922                 memset(mvi->slot_info[tag].buf, 0, MVS_SLOT_BUF_SZ);
1923                 tei.task = t;
1924                 tei.hdr = &mvi->slot[tag];
1925                 tei.tag = tag;
1926                 tei.n_elem = n_elem;
1927
1928                 switch (t->task_proto) {
1929                 case SAS_PROTOCOL_SMP:
1930                         rc = mvs_task_prep_smp(mvi, &tei);
1931                         break;
1932                 case SAS_PROTOCOL_SSP:
1933                         rc = mvs_task_prep_ssp(mvi, &tei);
1934                         break;
1935                 case SAS_PROTOCOL_SATA:
1936                 case SAS_PROTOCOL_STP:
1937                 case SAS_PROTOCOL_SATA | SAS_PROTOCOL_STP:
1938                         rc = mvs_task_prep_ata(mvi, &tei);
1939                         break;
1940                 default:
1941                         dev_printk(KERN_ERR, &pdev->dev,
1942                                 "unknown sas_task proto: 0x%x\n",
1943                                 t->task_proto);
1944                         rc = -EINVAL;
1945                         break;
1946                 }
1947
1948                 if (rc)
1949                         goto err_out_tag;
1950
1951                 /* TODO: select normal or high priority */
1952
1953                 spin_lock(&t->task_state_lock);
1954                 t->task_state_flags |= SAS_TASK_AT_INITIATOR;
1955                 spin_unlock(&t->task_state_lock);
1956
1957                 if (n == 1) {
1958                         spin_unlock_irqrestore(&mvi->lock, flags);
1959                         mw32(TX_PROD_IDX, mvi->tx_prod);
1960                 }
1961                 mvs_hba_memory_dump(mvi, tag, t->task_proto);
1962
1963                 ++pass;
1964                 mvi->tx_prod = (mvi->tx_prod + 1) & (MVS_CHIP_SLOT_SZ - 1);
1965
1966                 if (n == 1)
1967                         break;
1968
1969                 t = list_entry(t->list.next, struct sas_task, list);
1970         } while (--n);
1971
1972         return 0;
1973
1974 err_out_tag:
1975         mvs_tag_free(mvi, tag);
1976 err_out:
1977         dev_printk(KERN_ERR, &pdev->dev, "mvsas exec failed[%d]!\n", rc);
1978         if (!sas_protocol_ata(t->task_proto))
1979                 if (n_elem)
1980                         pci_unmap_sg(mvi->pdev, t->scatter, n_elem,
1981                                      t->data_dir);
1982 exec_exit:
1983         if (pass)
1984                 mw32(TX_PROD_IDX, (mvi->tx_prod - 1) & (MVS_CHIP_SLOT_SZ - 1));
1985         spin_unlock_irqrestore(&mvi->lock, flags);
1986         return rc;
1987 }
1988
1989 static int mvs_task_abort(struct sas_task *task)
1990 {
1991         int rc = 1;
1992         unsigned long flags;
1993         struct mvs_info *mvi = task->dev->port->ha->lldd_ha;
1994         struct pci_dev *pdev = mvi->pdev;
1995
1996         spin_lock_irqsave(&task->task_state_lock, flags);
1997         if (task->task_state_flags & SAS_TASK_STATE_DONE) {
1998                 rc = TMF_RESP_FUNC_COMPLETE;
1999                 goto out_done;
2000         }
2001         spin_unlock_irqrestore(&task->task_state_lock, flags);
2002
2003         /*FIXME*/
2004         rc = TMF_RESP_FUNC_COMPLETE;
2005
2006         switch (task->task_proto) {
2007         case SAS_PROTOCOL_SMP:
2008                 dev_printk(KERN_DEBUG, &pdev->dev, "SMP Abort! ");
2009                 break;
2010         case SAS_PROTOCOL_SSP:
2011                 dev_printk(KERN_DEBUG, &pdev->dev, "SSP Abort! ");
2012                 break;
2013         case SAS_PROTOCOL_SATA:
2014         case SAS_PROTOCOL_STP:
2015         case SAS_PROTOCOL_SATA | SAS_PROTOCOL_STP:{
2016                 dev_printk(KERN_DEBUG, &pdev->dev, "STP Abort! "
2017                         "Dump D2H FIS: \n");
2018                 mvs_hexdump(sizeof(struct host_to_dev_fis),
2019                                 (void *)&task->ata_task.fis, 0);
2020                 dev_printk(KERN_DEBUG, &pdev->dev, "Dump ATAPI Cmd : \n");
2021                 mvs_hexdump(16, task->ata_task.atapi_packet, 0);
2022                 break;
2023         }
2024         default:
2025                 break;
2026         }
2027 out_done:
2028         return rc;
2029 }
2030
2031 static void mvs_free(struct mvs_info *mvi)
2032 {
2033         int i;
2034
2035         if (!mvi)
2036                 return;
2037
2038         for (i = 0; i < MVS_SLOTS; i++) {
2039                 struct mvs_slot_info *slot = &mvi->slot_info[i];
2040
2041                 if (slot->buf)
2042                         dma_free_coherent(&mvi->pdev->dev, MVS_SLOT_BUF_SZ,
2043                                           slot->buf, slot->buf_dma);
2044         }
2045
2046         if (mvi->tx)
2047                 dma_free_coherent(&mvi->pdev->dev,
2048                                   sizeof(*mvi->tx) * MVS_CHIP_SLOT_SZ,
2049                                   mvi->tx, mvi->tx_dma);
2050         if (mvi->rx_fis)
2051                 dma_free_coherent(&mvi->pdev->dev, MVS_RX_FISL_SZ,
2052                                   mvi->rx_fis, mvi->rx_fis_dma);
2053         if (mvi->rx)
2054                 dma_free_coherent(&mvi->pdev->dev,
2055                                   sizeof(*mvi->rx) * MVS_RX_RING_SZ,
2056                                   mvi->rx, mvi->rx_dma);
2057         if (mvi->slot)
2058                 dma_free_coherent(&mvi->pdev->dev,
2059                                   sizeof(*mvi->slot) * MVS_SLOTS,
2060                                   mvi->slot, mvi->slot_dma);
2061 #ifdef MVS_ENABLE_PERI
2062         if (mvi->peri_regs)
2063                 iounmap(mvi->peri_regs);
2064 #endif
2065         if (mvi->regs)
2066                 iounmap(mvi->regs);
2067         if (mvi->shost)
2068                 scsi_host_put(mvi->shost);
2069         kfree(mvi->sas.sas_port);
2070         kfree(mvi->sas.sas_phy);
2071         kfree(mvi);
2072 }
2073
2074 /* FIXME: locking? */
2075 static int mvs_phy_control(struct asd_sas_phy *sas_phy, enum phy_func func,
2076                            void *funcdata)
2077 {
2078         struct mvs_info *mvi = sas_phy->ha->lldd_ha;
2079         int rc = 0, phy_id = sas_phy->id;
2080         u32 tmp;
2081
2082         tmp = mvs_read_phy_ctl(mvi, phy_id);
2083
2084         switch (func) {
2085         case PHY_FUNC_SET_LINK_RATE:{
2086                         struct sas_phy_linkrates *rates = funcdata;
2087                         u32 lrmin = 0, lrmax = 0;
2088
2089                         lrmin = (rates->minimum_linkrate << 8);
2090                         lrmax = (rates->maximum_linkrate << 12);
2091
2092                         if (lrmin) {
2093                                 tmp &= ~(0xf << 8);
2094                                 tmp |= lrmin;
2095                         }
2096                         if (lrmax) {
2097                                 tmp &= ~(0xf << 12);
2098                                 tmp |= lrmax;
2099                         }
2100                         mvs_write_phy_ctl(mvi, phy_id, tmp);
2101                         break;
2102                 }
2103
2104         case PHY_FUNC_HARD_RESET:
2105                 if (tmp & PHY_RST_HARD)
2106                         break;
2107                 mvs_write_phy_ctl(mvi, phy_id, tmp | PHY_RST_HARD);
2108                 break;
2109
2110         case PHY_FUNC_LINK_RESET:
2111                 mvs_write_phy_ctl(mvi, phy_id, tmp | PHY_RST);
2112                 break;
2113
2114         case PHY_FUNC_DISABLE:
2115         case PHY_FUNC_RELEASE_SPINUP_HOLD:
2116         default:
2117                 rc = -EOPNOTSUPP;
2118         }
2119
2120         return rc;
2121 }
2122
2123 static void __devinit mvs_phy_init(struct mvs_info *mvi, int phy_id)
2124 {
2125         struct mvs_phy *phy = &mvi->phy[phy_id];
2126         struct asd_sas_phy *sas_phy = &phy->sas_phy;
2127
2128         sas_phy->enabled = (phy_id < mvi->chip->n_phy) ? 1 : 0;
2129         sas_phy->class = SAS;
2130         sas_phy->iproto = SAS_PROTOCOL_ALL;
2131         sas_phy->tproto = 0;
2132         sas_phy->type = PHY_TYPE_PHYSICAL;
2133         sas_phy->role = PHY_ROLE_INITIATOR;
2134         sas_phy->oob_mode = OOB_NOT_CONNECTED;
2135         sas_phy->linkrate = SAS_LINK_RATE_UNKNOWN;
2136
2137         sas_phy->id = phy_id;
2138         sas_phy->sas_addr = &mvi->sas_addr[0];
2139         sas_phy->frame_rcvd = &phy->frame_rcvd[0];
2140         sas_phy->ha = &mvi->sas;
2141         sas_phy->lldd_phy = phy;
2142 }
2143
2144 static struct mvs_info *__devinit mvs_alloc(struct pci_dev *pdev,
2145                                             const struct pci_device_id *ent)
2146 {
2147         struct mvs_info *mvi;
2148         unsigned long res_start, res_len, res_flag;
2149         struct asd_sas_phy **arr_phy;
2150         struct asd_sas_port **arr_port;
2151         const struct mvs_chip_info *chip = &mvs_chips[ent->driver_data];
2152         int i;
2153
2154         /*
2155          * alloc and init our per-HBA mvs_info struct
2156          */
2157
2158         mvi = kzalloc(sizeof(*mvi), GFP_KERNEL);
2159         if (!mvi)
2160                 return NULL;
2161
2162         spin_lock_init(&mvi->lock);
2163         mvi->pdev = pdev;
2164         mvi->chip = chip;
2165
2166         if (pdev->device == 0x6440 && pdev->revision == 0)
2167                 mvi->flags |= MVF_PHY_PWR_FIX;
2168
2169         /*
2170          * alloc and init SCSI, SAS glue
2171          */
2172
2173         mvi->shost = scsi_host_alloc(&mvs_sht, sizeof(void *));
2174         if (!mvi->shost)
2175                 goto err_out;
2176
2177         arr_phy = kcalloc(MVS_MAX_PHYS, sizeof(void *), GFP_KERNEL);
2178         arr_port = kcalloc(MVS_MAX_PHYS, sizeof(void *), GFP_KERNEL);
2179         if (!arr_phy || !arr_port)
2180                 goto err_out;
2181
2182         for (i = 0; i < MVS_MAX_PHYS; i++) {
2183                 mvs_phy_init(mvi, i);
2184                 arr_phy[i] = &mvi->phy[i].sas_phy;
2185                 arr_port[i] = &mvi->port[i].sas_port;
2186         }
2187
2188         SHOST_TO_SAS_HA(mvi->shost) = &mvi->sas;
2189         mvi->shost->transportt = mvs_stt;
2190         mvi->shost->max_id = 21;
2191         mvi->shost->max_lun = ~0;
2192         mvi->shost->max_channel = 0;
2193         mvi->shost->max_cmd_len = 16;
2194
2195         mvi->sas.sas_ha_name = DRV_NAME;
2196         mvi->sas.dev = &pdev->dev;
2197         mvi->sas.lldd_module = THIS_MODULE;
2198         mvi->sas.sas_addr = &mvi->sas_addr[0];
2199         mvi->sas.sas_phy = arr_phy;
2200         mvi->sas.sas_port = arr_port;
2201         mvi->sas.num_phys = chip->n_phy;
2202         mvi->sas.lldd_max_execute_num = MVS_CHIP_SLOT_SZ - 1;
2203         mvi->sas.lldd_queue_size = MVS_QUEUE_SIZE;
2204         mvi->can_queue = (MVS_CHIP_SLOT_SZ >> 1) - 1;
2205         mvi->sas.lldd_ha = mvi;
2206         mvi->sas.core.shost = mvi->shost;
2207
2208         mvs_tag_init(mvi);
2209
2210         /*
2211          * ioremap main and peripheral registers
2212          */
2213
2214 #ifdef MVS_ENABLE_PERI
2215         res_start = pci_resource_start(pdev, 2);
2216         res_len = pci_resource_len(pdev, 2);
2217         if (!res_start || !res_len)
2218                 goto err_out;
2219
2220         mvi->peri_regs = ioremap_nocache(res_start, res_len);
2221         if (!mvi->peri_regs)
2222                 goto err_out;
2223 #endif
2224
2225         res_start = pci_resource_start(pdev, 4);
2226         res_len = pci_resource_len(pdev, 4);
2227         if (!res_start || !res_len)
2228                 goto err_out;
2229
2230         res_flag = pci_resource_flags(pdev, 4);
2231         if (res_flag & IORESOURCE_CACHEABLE)
2232                 mvi->regs = ioremap(res_start, res_len);
2233         else
2234                 mvi->regs = ioremap_nocache(res_start, res_len);
2235
2236         if (!mvi->regs)
2237                 goto err_out;
2238
2239         /*
2240          * alloc and init our DMA areas
2241          */
2242
2243         mvi->tx = dma_alloc_coherent(&pdev->dev,
2244                                      sizeof(*mvi->tx) * MVS_CHIP_SLOT_SZ,
2245                                      &mvi->tx_dma, GFP_KERNEL);
2246         if (!mvi->tx)
2247                 goto err_out;
2248         memset(mvi->tx, 0, sizeof(*mvi->tx) * MVS_CHIP_SLOT_SZ);
2249
2250         mvi->rx_fis = dma_alloc_coherent(&pdev->dev, MVS_RX_FISL_SZ,
2251                                          &mvi->rx_fis_dma, GFP_KERNEL);
2252         if (!mvi->rx_fis)
2253                 goto err_out;
2254         memset(mvi->rx_fis, 0, MVS_RX_FISL_SZ);
2255
2256         mvi->rx = dma_alloc_coherent(&pdev->dev,
2257                                      sizeof(*mvi->rx) * MVS_RX_RING_SZ,
2258                                      &mvi->rx_dma, GFP_KERNEL);
2259         if (!mvi->rx)
2260                 goto err_out;
2261         memset(mvi->rx, 0, sizeof(*mvi->rx) * MVS_RX_RING_SZ);
2262
2263         mvi->rx[0] = cpu_to_le32(0xfff);
2264         mvi->rx_cons = 0xfff;
2265
2266         mvi->slot = dma_alloc_coherent(&pdev->dev,
2267                                        sizeof(*mvi->slot) * MVS_SLOTS,
2268                                        &mvi->slot_dma, GFP_KERNEL);
2269         if (!mvi->slot)
2270                 goto err_out;
2271         memset(mvi->slot, 0, sizeof(*mvi->slot) * MVS_SLOTS);
2272
2273         for (i = 0; i < MVS_SLOTS; i++) {
2274                 struct mvs_slot_info *slot = &mvi->slot_info[i];
2275
2276                 slot->buf = dma_alloc_coherent(&pdev->dev, MVS_SLOT_BUF_SZ,
2277                                                &slot->buf_dma, GFP_KERNEL);
2278                 if (!slot->buf)
2279                         goto err_out;
2280                 memset(slot->buf, 0, MVS_SLOT_BUF_SZ);
2281         }
2282
2283         /* finally, read NVRAM to get our SAS address */
2284         if (mvs_nvram_read(mvi, NVR_SAS_ADDR, &mvi->sas_addr, 8))
2285                 goto err_out;
2286         return mvi;
2287
2288 err_out:
2289         mvs_free(mvi);
2290         return NULL;
2291 }
2292
2293 static u32 mvs_cr32(void __iomem *regs, u32 addr)
2294 {
2295         mw32(CMD_ADDR, addr);
2296         return mr32(CMD_DATA);
2297 }
2298
2299 static void mvs_cw32(void __iomem *regs, u32 addr, u32 val)
2300 {
2301         mw32(CMD_ADDR, addr);
2302         mw32(CMD_DATA, val);
2303 }
2304
2305 static u32 mvs_read_phy_ctl(struct mvs_info *mvi, u32 port)
2306 {
2307         void __iomem *regs = mvi->regs;
2308         return (port < 4)?mr32(P0_SER_CTLSTAT + port * 4):
2309                 mr32(P4_SER_CTLSTAT + (port - 4) * 4);
2310 }
2311
2312 static void mvs_write_phy_ctl(struct mvs_info *mvi, u32 port, u32 val)
2313 {
2314         void __iomem *regs = mvi->regs;
2315         if (port < 4)
2316                 mw32(P0_SER_CTLSTAT + port * 4, val);
2317         else
2318                 mw32(P4_SER_CTLSTAT + (port - 4) * 4, val);
2319 }
2320
2321 static u32 mvs_read_port(struct mvs_info *mvi, u32 off, u32 off2, u32 port)
2322 {
2323         void __iomem *regs = mvi->regs + off;
2324         void __iomem *regs2 = mvi->regs + off2;
2325         return (port < 4)?readl(regs + port * 8):
2326                 readl(regs2 + (port - 4) * 8);
2327 }
2328
2329 static void mvs_write_port(struct mvs_info *mvi, u32 off, u32 off2,
2330                                 u32 port, u32 val)
2331 {
2332         void __iomem *regs = mvi->regs + off;
2333         void __iomem *regs2 = mvi->regs + off2;
2334         if (port < 4)
2335                 writel(val, regs + port * 8);
2336         else
2337                 writel(val, regs2 + (port - 4) * 8);
2338 }
2339
2340 static u32 mvs_read_port_cfg_data(struct mvs_info *mvi, u32 port)
2341 {
2342         return mvs_read_port(mvi, MVS_P0_CFG_DATA, MVS_P4_CFG_DATA, port);
2343 }
2344
2345 static void mvs_write_port_cfg_data(struct mvs_info *mvi, u32 port, u32 val)
2346 {
2347         mvs_write_port(mvi, MVS_P0_CFG_DATA, MVS_P4_CFG_DATA, port, val);
2348 }
2349
2350 static void mvs_write_port_cfg_addr(struct mvs_info *mvi, u32 port, u32 addr)
2351 {
2352         mvs_write_port(mvi, MVS_P0_CFG_ADDR, MVS_P4_CFG_ADDR, port, addr);
2353 }
2354
2355 static u32 mvs_read_port_vsr_data(struct mvs_info *mvi, u32 port)
2356 {
2357         return mvs_read_port(mvi, MVS_P0_VSR_DATA, MVS_P4_VSR_DATA, port);
2358 }
2359
2360 static void mvs_write_port_vsr_data(struct mvs_info *mvi, u32 port, u32 val)
2361 {
2362         mvs_write_port(mvi, MVS_P0_VSR_DATA, MVS_P4_VSR_DATA, port, val);
2363 }
2364
2365 static void mvs_write_port_vsr_addr(struct mvs_info *mvi, u32 port, u32 addr)
2366 {
2367         mvs_write_port(mvi, MVS_P0_VSR_ADDR, MVS_P4_VSR_ADDR, port, addr);
2368 }
2369
2370 static u32 mvs_read_port_irq_stat(struct mvs_info *mvi, u32 port)
2371 {
2372         return mvs_read_port(mvi, MVS_P0_INT_STAT, MVS_P4_INT_STAT, port);
2373 }
2374
2375 static void mvs_write_port_irq_stat(struct mvs_info *mvi, u32 port, u32 val)
2376 {
2377         mvs_write_port(mvi, MVS_P0_INT_STAT, MVS_P4_INT_STAT, port, val);
2378 }
2379
2380 static u32 mvs_read_port_irq_mask(struct mvs_info *mvi, u32 port)
2381 {
2382         return mvs_read_port(mvi, MVS_P0_INT_MASK, MVS_P4_INT_MASK, port);
2383 }
2384
2385 static void mvs_write_port_irq_mask(struct mvs_info *mvi, u32 port, u32 val)
2386 {
2387         mvs_write_port(mvi, MVS_P0_INT_MASK, MVS_P4_INT_MASK, port, val);
2388 }
2389
2390 static void __devinit mvs_phy_hacks(struct mvs_info *mvi)
2391 {
2392         void __iomem *regs = mvi->regs;
2393         u32 tmp;
2394
2395         /* workaround for SATA R-ERR, to ignore phy glitch */
2396         tmp = mvs_cr32(regs, CMD_PHY_TIMER);
2397         tmp &= ~(1 << 9);
2398         tmp |= (1 << 10);
2399         mvs_cw32(regs, CMD_PHY_TIMER, tmp);
2400
2401         /* enable retry 127 times */
2402         mvs_cw32(regs, CMD_SAS_CTL1, 0x7f7f);
2403
2404         /* extend open frame timeout to max */
2405         tmp = mvs_cr32(regs, CMD_SAS_CTL0);
2406         tmp &= ~0xffff;
2407         tmp |= 0x3fff;
2408         mvs_cw32(regs, CMD_SAS_CTL0, tmp);
2409
2410         /* workaround for WDTIMEOUT , set to 550 ms */
2411         mvs_cw32(regs, CMD_WD_TIMER, 0xffffff);
2412
2413         /* not to halt for different port op during wideport link change */
2414         mvs_cw32(regs, CMD_APP_ERR_CONFIG, 0xffefbf7d);
2415
2416         /* workaround for Seagate disk not-found OOB sequence, recv
2417          * COMINIT before sending out COMWAKE */
2418         tmp = mvs_cr32(regs, CMD_PHY_MODE_21);
2419         tmp &= 0x0000ffff;
2420         tmp |= 0x00fa0000;
2421         mvs_cw32(regs, CMD_PHY_MODE_21, tmp);
2422
2423         tmp = mvs_cr32(regs, CMD_PHY_TIMER);
2424         tmp &= 0x1fffffff;
2425         tmp |= (2U << 29);      /* 8 ms retry */
2426         mvs_cw32(regs, CMD_PHY_TIMER, tmp);
2427
2428         /* TEST - for phy decoding error, adjust voltage levels */
2429         mw32(P0_VSR_ADDR + 0, 0x8);
2430         mw32(P0_VSR_DATA + 0, 0x2F0);
2431
2432         mw32(P0_VSR_ADDR + 8, 0x8);
2433         mw32(P0_VSR_DATA + 8, 0x2F0);
2434
2435         mw32(P0_VSR_ADDR + 16, 0x8);
2436         mw32(P0_VSR_DATA + 16, 0x2F0);
2437
2438         mw32(P0_VSR_ADDR + 24, 0x8);
2439         mw32(P0_VSR_DATA + 24, 0x2F0);
2440
2441 }
2442
2443 static void mvs_enable_xmt(struct mvs_info *mvi, int PhyId)
2444 {
2445         void __iomem *regs = mvi->regs;
2446         u32 tmp;
2447
2448         tmp = mr32(PCS);
2449         if (mvi->chip->n_phy <= 4)
2450                 tmp |= 1 << (PhyId + PCS_EN_PORT_XMT_SHIFT);
2451         else
2452                 tmp |= 1 << (PhyId + PCS_EN_PORT_XMT_SHIFT2);
2453         mw32(PCS, tmp);
2454 }
2455
2456 static void mvs_detect_porttype(struct mvs_info *mvi, int i)
2457 {
2458         void __iomem *regs = mvi->regs;
2459         u32 reg;
2460         struct mvs_phy *phy = &mvi->phy[i];
2461
2462         /* TODO check & save device type */
2463         reg = mr32(GBL_PORT_TYPE);
2464
2465         if (reg & MODE_SAS_SATA & (1 << i))
2466                 phy->phy_type |= PORT_TYPE_SAS;
2467         else
2468                 phy->phy_type |= PORT_TYPE_SATA;
2469 }
2470
2471 static void *mvs_get_d2h_reg(struct mvs_info *mvi, int i, void *buf)
2472 {
2473         u32 *s = (u32 *) buf;
2474
2475         if (!s)
2476                 return NULL;
2477
2478         mvs_write_port_cfg_addr(mvi, i, PHYR_SATA_SIG3);
2479         s[3] = mvs_read_port_cfg_data(mvi, i);
2480
2481         mvs_write_port_cfg_addr(mvi, i, PHYR_SATA_SIG2);
2482         s[2] = mvs_read_port_cfg_data(mvi, i);
2483
2484         mvs_write_port_cfg_addr(mvi, i, PHYR_SATA_SIG1);
2485         s[1] = mvs_read_port_cfg_data(mvi, i);
2486
2487         mvs_write_port_cfg_addr(mvi, i, PHYR_SATA_SIG0);
2488         s[0] = mvs_read_port_cfg_data(mvi, i);
2489
2490         return (void *)s;
2491 }
2492
2493 static u32 mvs_is_sig_fis_received(u32 irq_status)
2494 {
2495         return irq_status & PHYEV_SIG_FIS;
2496 }
2497
2498 static void mvs_update_wideport(struct mvs_info *mvi, int i)
2499 {
2500         struct mvs_phy *phy = &mvi->phy[i];
2501         struct mvs_port *port = phy->port;
2502         int j, no;
2503
2504         for_each_phy(port->wide_port_phymap, no, j, mvi->chip->n_phy)
2505                 if (no & 1) {
2506                         mvs_write_port_cfg_addr(mvi, no, PHYR_WIDE_PORT);
2507                         mvs_write_port_cfg_data(mvi, no,
2508                                                 port->wide_port_phymap);
2509                 } else {
2510                         mvs_write_port_cfg_addr(mvi, no, PHYR_WIDE_PORT);
2511                         mvs_write_port_cfg_data(mvi, no, 0);
2512                 }
2513 }
2514
2515 static u32 mvs_is_phy_ready(struct mvs_info *mvi, int i)
2516 {
2517         u32 tmp;
2518         struct mvs_phy *phy = &mvi->phy[i];
2519         struct mvs_port *port;
2520
2521         tmp = mvs_read_phy_ctl(mvi, i);
2522
2523         if ((tmp & PHY_READY_MASK) && !(phy->irq_status & PHYEV_POOF)) {
2524                 if (!phy->port)
2525                         phy->phy_attached = 1;
2526                 return tmp;
2527         }
2528
2529         port = phy->port;
2530         if (port) {
2531                 if (phy->phy_type & PORT_TYPE_SAS) {
2532                         port->wide_port_phymap &= ~(1U << i);
2533                         if (!port->wide_port_phymap)
2534                                 port->port_attached = 0;
2535                         mvs_update_wideport(mvi, i);
2536                 } else if (phy->phy_type & PORT_TYPE_SATA)
2537                         port->port_attached = 0;
2538                 mvs_free_reg_set(mvi, phy->port);
2539                 phy->port = NULL;
2540                 phy->phy_attached = 0;
2541                 phy->phy_type &= ~(PORT_TYPE_SAS | PORT_TYPE_SATA);
2542         }
2543         return 0;
2544 }
2545
2546 static void mvs_update_phyinfo(struct mvs_info *mvi, int i,
2547                                         int get_st)
2548 {
2549         struct mvs_phy *phy = &mvi->phy[i];
2550         struct pci_dev *pdev = mvi->pdev;
2551         u32 tmp, j;
2552         u64 tmp64;
2553
2554         mvs_write_port_cfg_addr(mvi, i, PHYR_IDENTIFY);
2555         phy->dev_info = mvs_read_port_cfg_data(mvi, i);
2556
2557         mvs_write_port_cfg_addr(mvi, i, PHYR_ADDR_HI);
2558         phy->dev_sas_addr = (u64) mvs_read_port_cfg_data(mvi, i) << 32;
2559
2560         mvs_write_port_cfg_addr(mvi, i, PHYR_ADDR_LO);
2561         phy->dev_sas_addr |= mvs_read_port_cfg_data(mvi, i);
2562
2563         if (get_st) {
2564                 phy->irq_status = mvs_read_port_irq_stat(mvi, i);
2565                 phy->phy_status = mvs_is_phy_ready(mvi, i);
2566         }
2567
2568         if (phy->phy_status) {
2569                 u32 phy_st;
2570                 struct asd_sas_phy *sas_phy = mvi->sas.sas_phy[i];
2571
2572                 mvs_write_port_cfg_addr(mvi, i, PHYR_PHY_STAT);
2573                 phy_st = mvs_read_port_cfg_data(mvi, i);
2574
2575                 sas_phy->linkrate =
2576                         (phy->phy_status & PHY_NEG_SPP_PHYS_LINK_RATE_MASK) >>
2577                                 PHY_NEG_SPP_PHYS_LINK_RATE_MASK_OFFSET;
2578
2579                 /* Updated attached_sas_addr */
2580                 mvs_write_port_cfg_addr(mvi, i, PHYR_ATT_ADDR_HI);
2581                 phy->att_dev_sas_addr =
2582                                 (u64) mvs_read_port_cfg_data(mvi, i) << 32;
2583
2584                 mvs_write_port_cfg_addr(mvi, i, PHYR_ATT_ADDR_LO);
2585                 phy->att_dev_sas_addr |= mvs_read_port_cfg_data(mvi, i);
2586
2587                 dev_printk(KERN_DEBUG, &pdev->dev,
2588                         "phy[%d] Get Attached Address 0x%llX ,"
2589                         " SAS Address 0x%llX\n",
2590                         i, phy->att_dev_sas_addr, phy->dev_sas_addr);
2591                 dev_printk(KERN_DEBUG, &pdev->dev,
2592                         "Rate = %x , type = %d\n",
2593                         sas_phy->linkrate, phy->phy_type);
2594
2595 #if 1
2596                 /*
2597                 * If the device is capable of supporting a wide port
2598                 * on its phys, it may configure the phys as a wide port.
2599                 */
2600                 if (phy->phy_type & PORT_TYPE_SAS)
2601                         for (j = 0; j < mvi->chip->n_phy && j != i; ++j) {
2602                                 if ((mvi->phy[j].phy_attached) &&
2603                                         (mvi->phy[j].phy_type & PORT_TYPE_SAS))
2604                                         if (phy->att_dev_sas_addr ==
2605                                         mvi->phy[j].att_dev_sas_addr - 1) {
2606                                                 phy->att_dev_sas_addr =
2607                                                 mvi->phy[j].att_dev_sas_addr;
2608                                                 break;
2609                                         }
2610                         }
2611
2612 #endif
2613
2614                 tmp64 = cpu_to_be64(phy->att_dev_sas_addr);
2615                 memcpy(sas_phy->attached_sas_addr, &tmp64, SAS_ADDR_SIZE);
2616
2617                 if (phy->phy_type & PORT_TYPE_SAS) {
2618                         mvs_write_port_cfg_addr(mvi, i, PHYR_ATT_DEV_INFO);
2619                         phy->att_dev_info = mvs_read_port_cfg_data(mvi, i);
2620                         phy->identify.device_type =
2621                             phy->att_dev_info & PORT_DEV_TYPE_MASK;
2622
2623                         if (phy->identify.device_type == SAS_END_DEV)
2624                                 phy->identify.target_port_protocols =
2625                                                         SAS_PROTOCOL_SSP;
2626                         else if (phy->identify.device_type != NO_DEVICE)
2627                                 phy->identify.target_port_protocols =
2628                                                         SAS_PROTOCOL_SMP;
2629                         if (phy_st & PHY_OOB_DTCTD)
2630                                 sas_phy->oob_mode = SAS_OOB_MODE;
2631                         phy->frame_rcvd_size =
2632                             sizeof(struct sas_identify_frame);
2633                 } else if (phy->phy_type & PORT_TYPE_SATA) {
2634                         phy->identify.target_port_protocols = SAS_PROTOCOL_STP;
2635                         if (mvs_is_sig_fis_received(phy->irq_status)) {
2636                                 if (phy_st & PHY_OOB_DTCTD)
2637                                         sas_phy->oob_mode = SATA_OOB_MODE;
2638                                 phy->frame_rcvd_size =
2639                                     sizeof(struct dev_to_host_fis);
2640                                 mvs_get_d2h_reg(mvi, i,
2641                                                 (void *)sas_phy->frame_rcvd);
2642                         } else {
2643                                 dev_printk(KERN_DEBUG, &pdev->dev,
2644                                         "No sig fis\n");
2645                         }
2646                 }
2647                 /* workaround for HW phy decoding error on 1.5g disk drive */
2648                 mvs_write_port_vsr_addr(mvi, i, VSR_PHY_MODE6);
2649                 tmp = mvs_read_port_vsr_data(mvi, i);
2650                 if (((phy->phy_status & PHY_NEG_SPP_PHYS_LINK_RATE_MASK) >>
2651                      PHY_NEG_SPP_PHYS_LINK_RATE_MASK_OFFSET) ==
2652                         SAS_LINK_RATE_1_5_GBPS)
2653                         tmp &= ~PHY_MODE6_DTL_SPEED;
2654                 else
2655                         tmp |= PHY_MODE6_DTL_SPEED;
2656                 mvs_write_port_vsr_data(mvi, i, tmp);
2657
2658         }
2659         if (get_st)
2660                 mvs_write_port_irq_stat(mvi, i, phy->irq_status);
2661 }
2662
2663 static void mvs_port_formed(struct asd_sas_phy *sas_phy)
2664 {
2665         struct sas_ha_struct *sas_ha = sas_phy->ha;
2666         struct mvs_info *mvi = sas_ha->lldd_ha;
2667         struct asd_sas_port *sas_port = sas_phy->port;
2668         struct mvs_phy *phy = sas_phy->lldd_phy;
2669         struct mvs_port *port = &mvi->port[sas_port->id];
2670         unsigned long flags;
2671
2672         spin_lock_irqsave(&mvi->lock, flags);
2673         port->port_attached = 1;
2674         phy->port = port;
2675         port->taskfileset = MVS_ID_NOT_MAPPED;
2676         if (phy->phy_type & PORT_TYPE_SAS) {
2677                 port->wide_port_phymap = sas_port->phy_mask;
2678                 mvs_update_wideport(mvi, sas_phy->id);
2679         }
2680         spin_unlock_irqrestore(&mvi->lock, flags);
2681 }
2682
2683 static int __devinit mvs_hw_init(struct mvs_info *mvi)
2684 {
2685         void __iomem *regs = mvi->regs;
2686         int i;
2687         u32 tmp, cctl;
2688
2689         /* make sure interrupts are masked immediately (paranoia) */
2690         mw32(GBL_CTL, 0);
2691         tmp = mr32(GBL_CTL);
2692
2693         /* Reset Controller */
2694         if (!(tmp & HBA_RST)) {
2695                 if (mvi->flags & MVF_PHY_PWR_FIX) {
2696                         pci_read_config_dword(mvi->pdev, PCR_PHY_CTL, &tmp);
2697                         tmp &= ~PCTL_PWR_ON;
2698                         tmp |= PCTL_OFF;
2699                         pci_write_config_dword(mvi->pdev, PCR_PHY_CTL, tmp);
2700
2701                         pci_read_config_dword(mvi->pdev, PCR_PHY_CTL2, &tmp);
2702                         tmp &= ~PCTL_PWR_ON;
2703                         tmp |= PCTL_OFF;
2704                         pci_write_config_dword(mvi->pdev, PCR_PHY_CTL2, tmp);
2705                 }
2706
2707                 /* global reset, incl. COMRESET/H_RESET_N (self-clearing) */
2708                 mw32_f(GBL_CTL, HBA_RST);
2709         }
2710
2711         /* wait for reset to finish; timeout is just a guess */
2712         i = 1000;
2713         while (i-- > 0) {
2714                 msleep(10);
2715
2716                 if (!(mr32(GBL_CTL) & HBA_RST))
2717                         break;
2718         }
2719         if (mr32(GBL_CTL) & HBA_RST) {
2720                 dev_printk(KERN_ERR, &mvi->pdev->dev, "HBA reset failed\n");
2721                 return -EBUSY;
2722         }
2723
2724         /* Init Chip */
2725         /* make sure RST is set; HBA_RST /should/ have done that for us */
2726         cctl = mr32(CTL);
2727         if (cctl & CCTL_RST)
2728                 cctl &= ~CCTL_RST;
2729         else
2730                 mw32_f(CTL, cctl | CCTL_RST);
2731
2732         /* write to device control _AND_ device status register? - A.C. */
2733         pci_read_config_dword(mvi->pdev, PCR_DEV_CTRL, &tmp);
2734         tmp &= ~PRD_REQ_MASK;
2735         tmp |= PRD_REQ_SIZE;
2736         pci_write_config_dword(mvi->pdev, PCR_DEV_CTRL, tmp);
2737
2738         pci_read_config_dword(mvi->pdev, PCR_PHY_CTL, &tmp);
2739         tmp |= PCTL_PWR_ON;
2740         tmp &= ~PCTL_OFF;
2741         pci_write_config_dword(mvi->pdev, PCR_PHY_CTL, tmp);
2742
2743         pci_read_config_dword(mvi->pdev, PCR_PHY_CTL2, &tmp);
2744         tmp |= PCTL_PWR_ON;
2745         tmp &= ~PCTL_OFF;
2746         pci_write_config_dword(mvi->pdev, PCR_PHY_CTL2, tmp);
2747
2748         mw32_f(CTL, cctl);
2749
2750         /* reset control */
2751         mw32(PCS, 0);           /*MVS_PCS */
2752
2753         mvs_phy_hacks(mvi);
2754
2755         mw32(CMD_LIST_LO, mvi->slot_dma);
2756         mw32(CMD_LIST_HI, (mvi->slot_dma >> 16) >> 16);
2757
2758         mw32(RX_FIS_LO, mvi->rx_fis_dma);
2759         mw32(RX_FIS_HI, (mvi->rx_fis_dma >> 16) >> 16);
2760
2761         mw32(TX_CFG, MVS_CHIP_SLOT_SZ);
2762         mw32(TX_LO, mvi->tx_dma);
2763         mw32(TX_HI, (mvi->tx_dma >> 16) >> 16);
2764
2765         mw32(RX_CFG, MVS_RX_RING_SZ);
2766         mw32(RX_LO, mvi->rx_dma);
2767         mw32(RX_HI, (mvi->rx_dma >> 16) >> 16);
2768
2769         /* enable auto port detection */
2770         mw32(GBL_PORT_TYPE, MODE_AUTO_DET_EN);
2771         msleep(100);
2772         /* init and reset phys */
2773         for (i = 0; i < mvi->chip->n_phy; i++) {
2774                 u32 lo = be32_to_cpu(*(u32 *)&mvi->sas_addr[4]);
2775                 u32 hi = be32_to_cpu(*(u32 *)&mvi->sas_addr[0]);
2776
2777                 mvs_detect_porttype(mvi, i);
2778
2779                 /* set phy local SAS address */
2780                 mvs_write_port_cfg_addr(mvi, i, PHYR_ADDR_LO);
2781                 mvs_write_port_cfg_data(mvi, i, lo);
2782                 mvs_write_port_cfg_addr(mvi, i, PHYR_ADDR_HI);
2783                 mvs_write_port_cfg_data(mvi, i, hi);
2784
2785                 /* reset phy */
2786                 tmp = mvs_read_phy_ctl(mvi, i);
2787                 tmp |= PHY_RST;
2788                 mvs_write_phy_ctl(mvi, i, tmp);
2789         }
2790
2791         msleep(100);
2792
2793         for (i = 0; i < mvi->chip->n_phy; i++) {
2794                 /* clear phy int status */
2795                 tmp = mvs_read_port_irq_stat(mvi, i);
2796                 tmp &= ~PHYEV_SIG_FIS;
2797                 mvs_write_port_irq_stat(mvi, i, tmp);
2798
2799                 /* set phy int mask */
2800                 tmp = PHYEV_RDY_CH | PHYEV_BROAD_CH | PHYEV_UNASSOC_FIS |
2801                         PHYEV_ID_DONE | PHYEV_DEC_ERR;
2802                 mvs_write_port_irq_mask(mvi, i, tmp);
2803
2804                 msleep(100);
2805                 mvs_update_phyinfo(mvi, i, 1);
2806                 mvs_enable_xmt(mvi, i);
2807         }
2808
2809         /* FIXME: update wide port bitmaps */
2810
2811         /* little endian for open address and command table, etc. */
2812         /* A.C.
2813          * it seems that ( from the spec ) turning on big-endian won't
2814          * do us any good on big-endian machines, need further confirmation
2815          */
2816         cctl = mr32(CTL);
2817         cctl |= CCTL_ENDIAN_CMD;
2818         cctl |= CCTL_ENDIAN_DATA;
2819         cctl &= ~CCTL_ENDIAN_OPEN;
2820         cctl |= CCTL_ENDIAN_RSP;
2821         mw32_f(CTL, cctl);
2822
2823         /* reset CMD queue */
2824         tmp = mr32(PCS);
2825         tmp |= PCS_CMD_RST;
2826         mw32(PCS, tmp);
2827         /* interrupt coalescing may cause missing HW interrput in some case,
2828          * and the max count is 0x1ff, while our max slot is 0x200,
2829          * it will make count 0.
2830          */
2831         tmp = 0;
2832         mw32(INT_COAL, tmp);
2833
2834         tmp = 0x100;
2835         mw32(INT_COAL_TMOUT, tmp);
2836
2837         /* ladies and gentlemen, start your engines */
2838         mw32(TX_CFG, 0);
2839         mw32(TX_CFG, MVS_CHIP_SLOT_SZ | TX_EN);
2840         mw32(RX_CFG, MVS_RX_RING_SZ | RX_EN);
2841         /* enable CMD/CMPL_Q/RESP mode */
2842         mw32(PCS, PCS_SATA_RETRY | PCS_FIS_RX_EN | PCS_CMD_EN);
2843
2844         /* re-enable interrupts globally */
2845         mvs_hba_interrupt_enable(mvi);
2846
2847         /* enable completion queue interrupt */
2848         tmp = (CINT_PORT_MASK | CINT_DONE | CINT_MEM);
2849         mw32(INT_MASK, tmp);
2850
2851         return 0;
2852 }
2853
2854 static void __devinit mvs_print_info(struct mvs_info *mvi)
2855 {
2856         struct pci_dev *pdev = mvi->pdev;
2857         static int printed_version;
2858
2859         if (!printed_version++)
2860                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
2861
2862         dev_printk(KERN_INFO, &pdev->dev, "%u phys, addr %llx\n",
2863                    mvi->chip->n_phy, SAS_ADDR(mvi->sas_addr));
2864 }
2865
2866 static int __devinit mvs_pci_init(struct pci_dev *pdev,
2867                                   const struct pci_device_id *ent)
2868 {
2869         int rc;
2870         struct mvs_info *mvi;
2871         irq_handler_t irq_handler = mvs_interrupt;
2872
2873         rc = pci_enable_device(pdev);
2874         if (rc)
2875                 return rc;
2876
2877         pci_set_master(pdev);
2878
2879         rc = pci_request_regions(pdev, DRV_NAME);
2880         if (rc)
2881                 goto err_out_disable;
2882
2883         rc = pci_go_64(pdev);
2884         if (rc)
2885                 goto err_out_regions;
2886
2887         mvi = mvs_alloc(pdev, ent);
2888         if (!mvi) {
2889                 rc = -ENOMEM;
2890                 goto err_out_regions;
2891         }
2892
2893         rc = mvs_hw_init(mvi);
2894         if (rc)
2895                 goto err_out_mvi;
2896
2897 #ifndef MVS_DISABLE_MSI
2898         if (!pci_enable_msi(pdev)) {
2899                 u32 tmp;
2900                 void __iomem *regs = mvi->regs;
2901                 mvi->flags |= MVF_MSI;
2902                 irq_handler = mvs_msi_interrupt;
2903                 tmp = mr32(PCS);
2904                 mw32(PCS, tmp | PCS_SELF_CLEAR);
2905         }
2906 #endif
2907
2908         rc = request_irq(pdev->irq, irq_handler, IRQF_SHARED, DRV_NAME, mvi);
2909         if (rc)
2910                 goto err_out_msi;
2911
2912         rc = scsi_add_host(mvi->shost, &pdev->dev);
2913         if (rc)
2914                 goto err_out_irq;
2915
2916         rc = sas_register_ha(&mvi->sas);
2917         if (rc)
2918                 goto err_out_shost;
2919
2920         pci_set_drvdata(pdev, mvi);
2921
2922         mvs_print_info(mvi);
2923
2924         scsi_scan_host(mvi->shost);
2925
2926         return 0;
2927
2928 err_out_shost:
2929         scsi_remove_host(mvi->shost);
2930 err_out_irq:
2931         free_irq(pdev->irq, mvi);
2932 err_out_msi:
2933         if (mvi->flags |= MVF_MSI)
2934                 pci_disable_msi(pdev);
2935 err_out_mvi:
2936         mvs_free(mvi);
2937 err_out_regions:
2938         pci_release_regions(pdev);
2939 err_out_disable:
2940         pci_disable_device(pdev);
2941         return rc;
2942 }
2943
2944 static void __devexit mvs_pci_remove(struct pci_dev *pdev)
2945 {
2946         struct mvs_info *mvi = pci_get_drvdata(pdev);
2947
2948         pci_set_drvdata(pdev, NULL);
2949
2950         if (mvi) {
2951                 sas_unregister_ha(&mvi->sas);
2952                 mvs_hba_interrupt_disable(mvi);
2953                 sas_remove_host(mvi->shost);
2954                 scsi_remove_host(mvi->shost);
2955
2956                 free_irq(pdev->irq, mvi);
2957                 if (mvi->flags & MVF_MSI)
2958                         pci_disable_msi(pdev);
2959                 mvs_free(mvi);
2960                 pci_release_regions(pdev);
2961         }
2962         pci_disable_device(pdev);
2963 }
2964
2965 static struct sas_domain_function_template mvs_transport_ops = {
2966         .lldd_execute_task      = mvs_task_exec,
2967         .lldd_control_phy       = mvs_phy_control,
2968         .lldd_abort_task        = mvs_task_abort,
2969         .lldd_port_formed       = mvs_port_formed
2970 };
2971
2972 static struct pci_device_id __devinitdata mvs_pci_table[] = {
2973         { PCI_VDEVICE(MARVELL, 0x6320), chip_6320 },
2974         { PCI_VDEVICE(MARVELL, 0x6340), chip_6440 },
2975         { PCI_VDEVICE(MARVELL, 0x6440), chip_6440 },
2976         { PCI_VDEVICE(MARVELL, 0x6480), chip_6480 },
2977
2978         { }     /* terminate list */
2979 };
2980
2981 static struct pci_driver mvs_pci_driver = {
2982         .name           = DRV_NAME,
2983         .id_table       = mvs_pci_table,
2984         .probe          = mvs_pci_init,
2985         .remove         = __devexit_p(mvs_pci_remove),
2986 };
2987
2988 static int __init mvs_init(void)
2989 {
2990         int rc;
2991
2992         mvs_stt = sas_domain_attach_transport(&mvs_transport_ops);
2993         if (!mvs_stt)
2994                 return -ENOMEM;
2995
2996         rc = pci_register_driver(&mvs_pci_driver);
2997         if (rc)
2998                 goto err_out;
2999
3000         return 0;
3001
3002 err_out:
3003         sas_release_transport(mvs_stt);
3004         return rc;
3005 }
3006
3007 static void __exit mvs_exit(void)
3008 {
3009         pci_unregister_driver(&mvs_pci_driver);
3010         sas_release_transport(mvs_stt);
3011 }
3012
3013 module_init(mvs_init);
3014 module_exit(mvs_exit);
3015
3016 MODULE_AUTHOR("Jeff Garzik <jgarzik@pobox.com>");
3017 MODULE_DESCRIPTION("Marvell 88SE6440 SAS/SATA controller driver");
3018 MODULE_VERSION(DRV_VERSION);
3019 MODULE_LICENSE("GPL");
3020 MODULE_DEVICE_TABLE(pci, mvs_pci_table);