err.no Git - linux-2.6/blob - drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/sched.h>
  43 #include <linux/dma-mapping.h>
  44 #include <linux/device.h>
  45 #include <scsi/scsi_host.h>
  46 #include <scsi/scsi_cmnd.h>
  47 #include <linux/libata.h>
  48 #include <asm/io.h>
  49
  50 #define DRV_NAME        "ahci"
  51 #define DRV_VERSION     "1.2"
  52
  53
  54 enum {
  55         AHCI_PCI_BAR            = 5,
  56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  57         AHCI_DMA_BOUNDARY       = 0xffffffff,
  58         AHCI_USE_CLUSTERING     = 0,
  59         AHCI_CMD_SLOT_SZ        = 32 * 32,
  60         AHCI_RX_FIS_SZ          = 256,
  61         AHCI_CMD_TBL_HDR        = 0x80,
  62         AHCI_CMD_TBL_CDB        = 0x40,
  63         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  64         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  65                                   AHCI_RX_FIS_SZ,
  66         AHCI_IRQ_ON_SG          = (1 << 31),
  67         AHCI_CMD_ATAPI          = (1 << 5),
  68         AHCI_CMD_WRITE          = (1 << 6),
  69
  70         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  71
  72         board_ahci              = 0,
  73
  74         /* global controller registers */
  75         HOST_CAP                = 0x00, /* host capabilities */
  76         HOST_CTL                = 0x04, /* global host control */
  77         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  78         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  79         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  80
  81         /* HOST_CTL bits */
  82         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  83         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  84         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  85
  86         /* HOST_CAP bits */
  87         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  88
  89         /* registers for each SATA port */
  90         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  91         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  92         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  93         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  94         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  95         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  96         PORT_CMD                = 0x18, /* port command */
  97         PORT_TFDATA             = 0x20, /* taskfile data */
  98         PORT_SIG                = 0x24, /* device TF signature */
  99         PORT_CMD_ISSUE          = 0x38, /* command issue */
 100         PORT_SCR                = 0x28, /* SATA phy register block */
 101         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 102         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 103         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 104         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 105
 106         /* PORT_IRQ_{STAT,MASK} bits */
 107         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 108         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 109         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 110         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 111         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 112         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 113         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 114         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 115
 116         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 117         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 118         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 119         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 120         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 121         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 122         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 123         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 124         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 125
 126         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 127                                   PORT_IRQ_HBUS_ERR |
 128                                   PORT_IRQ_HBUS_DATA_ERR |
 129                                   PORT_IRQ_IF_ERR,
 130         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 131                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 132                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 133                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 134                                   PORT_IRQ_D2H_REG_FIS,
 135
 136         /* PORT_CMD bits */
 137         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 138         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 139         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 140         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 141         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 142         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 143         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 144
 145         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 146         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 147         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 148
 149         /* hpriv->flags bits */
 150         AHCI_FLAG_MSI           = (1 << 0),
 151 };
 152
 153 struct ahci_cmd_hdr {
 154         u32                     opts;
 155         u32                     status;
 156         u32                     tbl_addr;
 157         u32                     tbl_addr_hi;
 158         u32                     reserved[4];
 159 };
 160
 161 struct ahci_sg {
 162         u32                     addr;
 163         u32                     addr_hi;
 164         u32                     reserved;
 165         u32                     flags_size;
 166 };
 167
 168 struct ahci_host_priv {
 169         unsigned long           flags;
 170         u32                     cap;    /* cache of HOST_CAP register */
 171         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 172 };
 173
 174 struct ahci_port_priv {
 175         struct ahci_cmd_hdr     *cmd_slot;
 176         dma_addr_t              cmd_slot_dma;
 177         void                    *cmd_tbl;
 178         dma_addr_t              cmd_tbl_dma;
 179         struct ahci_sg          *cmd_tbl_sg;
 180         void                    *rx_fis;
 181         dma_addr_t              rx_fis_dma;
 182 };
 183
 184 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 185 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 186 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 187 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 188 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 189 static void ahci_phy_reset(struct ata_port *ap);
 190 static void ahci_irq_clear(struct ata_port *ap);
 191 static void ahci_eng_timeout(struct ata_port *ap);
 192 static int ahci_port_start(struct ata_port *ap);
 193 static void ahci_port_stop(struct ata_port *ap);
 194 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 195 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 196 static u8 ahci_check_status(struct ata_port *ap);
 197 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 198 static void ahci_remove_one (struct pci_dev *pdev);
 199
 200 static struct scsi_host_template ahci_sht = {
 201         .module                 = THIS_MODULE,
 202         .name                   = DRV_NAME,
 203         .ioctl                  = ata_scsi_ioctl,
 204         .queuecommand           = ata_scsi_queuecmd,
 205         .eh_strategy_handler    = ata_scsi_error,
 206         .can_queue              = ATA_DEF_QUEUE,
 207         .this_id                = ATA_SHT_THIS_ID,
 208         .sg_tablesize           = AHCI_MAX_SG,
 209         .max_sectors            = ATA_MAX_SECTORS,
 210         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 211         .emulated               = ATA_SHT_EMULATED,
 212         .use_clustering         = AHCI_USE_CLUSTERING,
 213         .proc_name              = DRV_NAME,
 214         .dma_boundary           = AHCI_DMA_BOUNDARY,
 215         .slave_configure        = ata_scsi_slave_config,
 216         .bios_param             = ata_std_bios_param,
 217 };
 218
 219 static const struct ata_port_operations ahci_ops = {
 220         .port_disable           = ata_port_disable,
 221
 222         .check_status           = ahci_check_status,
 223         .check_altstatus        = ahci_check_status,
 224         .dev_select             = ata_noop_dev_select,
 225
 226         .tf_read                = ahci_tf_read,
 227
 228         .phy_reset              = ahci_phy_reset,
 229
 230         .qc_prep                = ahci_qc_prep,
 231         .qc_issue               = ahci_qc_issue,
 232
 233         .eng_timeout            = ahci_eng_timeout,
 234
 235         .irq_handler            = ahci_interrupt,
 236         .irq_clear              = ahci_irq_clear,
 237
 238         .scr_read               = ahci_scr_read,
 239         .scr_write              = ahci_scr_write,
 240
 241         .port_start             = ahci_port_start,
 242         .port_stop              = ahci_port_stop,
 243 };
 244
 245 static const struct ata_port_info ahci_port_info[] = {
 246         /* board_ahci */
 247         {
 248                 .sht            = &ahci_sht,
 249                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 250                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 251                                   ATA_FLAG_PIO_DMA,
 252                 .pio_mask       = 0x1f, /* pio0-4 */
 253                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 254                 .port_ops       = &ahci_ops,
 255         },
 256 };
 257
 258 static const struct pci_device_id ahci_pci_tbl[] = {
 259         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 260           board_ahci }, /* ICH6 */
 261         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 262           board_ahci }, /* ICH6M */
 263         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 264           board_ahci }, /* ICH7 */
 265         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 266           board_ahci }, /* ICH7M */
 267         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 268           board_ahci }, /* ICH7R */
 269         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 270           board_ahci }, /* ULi M5288 */
 271         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 272           board_ahci }, /* ESB2 */
 273         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 274           board_ahci }, /* ESB2 */
 275         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 276           board_ahci }, /* ESB2 */
 277         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 278           board_ahci }, /* ICH7-M DH */
 279         { PCI_VENDOR_ID_INTEL, 0x2821, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 280           board_ahci }, /* ICH8 */
 281         { PCI_VENDOR_ID_INTEL, 0x2822, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 282           board_ahci }, /* ICH8 */
 283         { PCI_VENDOR_ID_INTEL, 0x2824, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 284           board_ahci }, /* ICH8 */
 285         { PCI_VENDOR_ID_INTEL, 0x2829, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 286           board_ahci }, /* ICH8M */
 287         { PCI_VENDOR_ID_INTEL, 0x282a, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 288           board_ahci }, /* ICH8M */
 289         { }     /* terminate list */
 290 };
 291
 292
 293 static struct pci_driver ahci_pci_driver = {
 294         .name                   = DRV_NAME,
 295         .id_table               = ahci_pci_tbl,
 296         .probe                  = ahci_init_one,
 297         .remove                 = ahci_remove_one,
 298 };
 299
 300
 301 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 302 {
 303         return base + 0x100 + (port * 0x80);
 304 }
 305
 306 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
 307 {
 308         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
 309 }
 310
 311 static int ahci_port_start(struct ata_port *ap)
 312 {
 313         struct device *dev = ap->host_set->dev;
 314         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 315         struct ahci_port_priv *pp;
 316         void __iomem *mmio = ap->host_set->mmio_base;
 317         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 318         void *mem;
 319         dma_addr_t mem_dma;
 320         int rc;
 321
 322         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 323         if (!pp)
 324                 return -ENOMEM;
 325         memset(pp, 0, sizeof(*pp));
 326
 327         rc = ata_pad_alloc(ap, dev);
 328         if (rc) {
 329                 kfree(pp);
 330                 return rc;
 331         }
 332
 333         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 334         if (!mem) {
 335                 ata_pad_free(ap, dev);
 336                 kfree(pp);
 337                 return -ENOMEM;
 338         }
 339         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 340
 341         /*
 342          * First item in chunk of DMA memory: 32-slot command table,
 343          * 32 bytes each in size
 344          */
 345         pp->cmd_slot = mem;
 346         pp->cmd_slot_dma = mem_dma;
 347
 348         mem += AHCI_CMD_SLOT_SZ;
 349         mem_dma += AHCI_CMD_SLOT_SZ;
 350
 351         /*
 352          * Second item: Received-FIS area
 353          */
 354         pp->rx_fis = mem;
 355         pp->rx_fis_dma = mem_dma;
 356
 357         mem += AHCI_RX_FIS_SZ;
 358         mem_dma += AHCI_RX_FIS_SZ;
 359
 360         /*
 361          * Third item: data area for storing a single command
 362          * and its scatter-gather table
 363          */
 364         pp->cmd_tbl = mem;
 365         pp->cmd_tbl_dma = mem_dma;
 366
 367         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 368
 369         ap->private_data = pp;
 370
 371         if (hpriv->cap & HOST_CAP_64)
 372                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 373         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 374         readl(port_mmio + PORT_LST_ADDR); /* flush */
 375
 376         if (hpriv->cap & HOST_CAP_64)
 377                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 378         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 379         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 380
 381         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 382                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 383                PORT_CMD_START, port_mmio + PORT_CMD);
 384         readl(port_mmio + PORT_CMD); /* flush */
 385
 386         return 0;
 387 }
 388
 389
 390 static void ahci_port_stop(struct ata_port *ap)
 391 {
 392         struct device *dev = ap->host_set->dev;
 393         struct ahci_port_priv *pp = ap->private_data;
 394         void __iomem *mmio = ap->host_set->mmio_base;
 395         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 396         u32 tmp;
 397
 398         tmp = readl(port_mmio + PORT_CMD);
 399         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 400         writel(tmp, port_mmio + PORT_CMD);
 401         readl(port_mmio + PORT_CMD); /* flush */
 402
 403         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 404          * this is slightly incorrect.
 405          */
 406         msleep(500);
 407
 408         ap->private_data = NULL;
 409         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 410                           pp->cmd_slot, pp->cmd_slot_dma);
 411         ata_pad_free(ap, dev);
 412         kfree(pp);
 413 }
 414
 415 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 416 {
 417         unsigned int sc_reg;
 418
 419         switch (sc_reg_in) {
 420         case SCR_STATUS:        sc_reg = 0; break;
 421         case SCR_CONTROL:       sc_reg = 1; break;
 422         case SCR_ERROR:         sc_reg = 2; break;
 423         case SCR_ACTIVE:        sc_reg = 3; break;
 424         default:
 425                 return 0xffffffffU;
 426         }
 427
 428         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 429 }
 430
 431
 432 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 433                                u32 val)
 434 {
 435         unsigned int sc_reg;
 436
 437         switch (sc_reg_in) {
 438         case SCR_STATUS:        sc_reg = 0; break;
 439         case SCR_CONTROL:       sc_reg = 1; break;
 440         case SCR_ERROR:         sc_reg = 2; break;
 441         case SCR_ACTIVE:        sc_reg = 3; break;
 442         default:
 443                 return;
 444         }
 445
 446         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 447 }
 448
 449 static int ahci_stop_engine(struct ata_port *ap)
 450 {
 451         void __iomem *mmio = ap->host_set->mmio_base;
 452         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 453         int work;
 454         u32 tmp;
 455
 456         tmp = readl(port_mmio + PORT_CMD);
 457         tmp &= ~PORT_CMD_START;
 458         writel(tmp, port_mmio + PORT_CMD);
 459
 460         /* wait for engine to stop.  TODO: this could be
 461          * as long as 500 msec
 462          */
 463         work = 1000;
 464         while (work-- > 0) {
 465                 tmp = readl(port_mmio + PORT_CMD);
 466                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 467                         return 0;
 468                 udelay(10);
 469         }
 470
 471         return -EIO;
 472 }
 473
 474 static void ahci_start_engine(struct ata_port *ap)
 475 {
 476         void __iomem *mmio = ap->host_set->mmio_base;
 477         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 478         u32 tmp;
 479
 480         tmp = readl(port_mmio + PORT_CMD);
 481         tmp |= PORT_CMD_START;
 482         writel(tmp, port_mmio + PORT_CMD);
 483         readl(port_mmio + PORT_CMD); /* flush */
 484 }
 485
 486 static unsigned int ahci_dev_classify(struct ata_port *ap)
 487 {
 488         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 489         struct ata_taskfile tf;
 490         u32 tmp;
 491
 492         tmp = readl(port_mmio + PORT_SIG);
 493         tf.lbah         = (tmp >> 24)   & 0xff;
 494         tf.lbam         = (tmp >> 16)   & 0xff;
 495         tf.lbal         = (tmp >> 8)    & 0xff;
 496         tf.nsect        = (tmp)         & 0xff;
 497
 498         return ata_dev_classify(&tf);
 499 }
 500
 501 static void ahci_phy_reset(struct ata_port *ap)
 502 {
 503         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 504         struct ata_device *dev = &ap->device[0];
 505         u32 new_tmp, tmp;
 506
 507         ahci_stop_engine(ap);
 508         __sata_phy_reset(ap);
 509         ahci_start_engine(ap);
 510
 511         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 512                 return;
 513
 514         dev->class = ahci_dev_classify(ap);
 515         if (!ata_dev_present(dev)) {
 516                 ata_port_disable(ap);
 517                 return;
 518         }
 519
 520         /* Make sure port's ATAPI bit is set appropriately */
 521         new_tmp = tmp = readl(port_mmio + PORT_CMD);
 522         if (dev->class == ATA_DEV_ATAPI)
 523                 new_tmp |= PORT_CMD_ATAPI;
 524         else
 525                 new_tmp &= ~PORT_CMD_ATAPI;
 526         if (new_tmp != tmp) {
 527                 writel(new_tmp, port_mmio + PORT_CMD);
 528                 readl(port_mmio + PORT_CMD); /* flush */
 529         }
 530 }
 531
 532 static u8 ahci_check_status(struct ata_port *ap)
 533 {
 534         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 535
 536         return readl(mmio + PORT_TFDATA) & 0xFF;
 537 }
 538
 539 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 540 {
 541         struct ahci_port_priv *pp = ap->private_data;
 542         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 543
 544         ata_tf_from_fis(d2h_fis, tf);
 545 }
 546
 547 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc)
 548 {
 549         struct ahci_port_priv *pp = qc->ap->private_data;
 550         struct scatterlist *sg;
 551         struct ahci_sg *ahci_sg;
 552         unsigned int n_sg = 0;
 553
 554         VPRINTK("ENTER\n");
 555
 556         /*
 557          * Next, the S/G list.
 558          */
 559         ahci_sg = pp->cmd_tbl_sg;
 560         ata_for_each_sg(sg, qc) {
 561                 dma_addr_t addr = sg_dma_address(sg);
 562                 u32 sg_len = sg_dma_len(sg);
 563
 564                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
 565                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
 566                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
 567
 568                 ahci_sg++;
 569                 n_sg++;
 570         }
 571
 572         return n_sg;
 573 }
 574
 575 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 576 {
 577         struct ata_port *ap = qc->ap;
 578         struct ahci_port_priv *pp = ap->private_data;
 579         u32 opts;
 580         const u32 cmd_fis_len = 5; /* five dwords */
 581         unsigned int n_elem;
 582
 583         /*
 584          * Fill in command slot information (currently only one slot,
 585          * slot 0, is currently since we don't do queueing)
 586          */
 587
 588         opts = cmd_fis_len;
 589         if (qc->tf.flags & ATA_TFLAG_WRITE)
 590                 opts |= AHCI_CMD_WRITE;
 591         if (is_atapi_taskfile(&qc->tf))
 592                 opts |= AHCI_CMD_ATAPI;
 593
 594         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 595         pp->cmd_slot[0].status = 0;
 596         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 597         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 598
 599         /*
 600          * Fill in command table information.  First, the header,
 601          * a SATA Register - Host to Device command FIS.
 602          */
 603         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 604         if (opts & AHCI_CMD_ATAPI) {
 605                 memset(pp->cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 606                 memcpy(pp->cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, ap->cdb_len);
 607         }
 608
 609         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 610                 return;
 611
 612         n_elem = ahci_fill_sg(qc);
 613
 614         pp->cmd_slot[0].opts |= cpu_to_le32(n_elem << 16);
 615 }
 616
 617 static void ahci_restart_port(struct ata_port *ap, u32 irq_stat)
 618 {
 619         void __iomem *mmio = ap->host_set->mmio_base;
 620         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 621         u32 tmp;
 622
 623         if ((ap->device[0].class != ATA_DEV_ATAPI) ||
 624             ((irq_stat & PORT_IRQ_TF_ERR) == 0))
 625                 printk(KERN_WARNING "ata%u: port reset, "
 626                        "p_is %x is %x pis %x cmd %x tf %x ss %x se %x\n",
 627                         ap->id,
 628                         irq_stat,
 629                         readl(mmio + HOST_IRQ_STAT),
 630                         readl(port_mmio + PORT_IRQ_STAT),
 631                         readl(port_mmio + PORT_CMD),
 632                         readl(port_mmio + PORT_TFDATA),
 633                         readl(port_mmio + PORT_SCR_STAT),
 634                         readl(port_mmio + PORT_SCR_ERR));
 635
 636         /* stop DMA */
 637         ahci_stop_engine(ap);
 638
 639         /* clear SATA phy error, if any */
 640         tmp = readl(port_mmio + PORT_SCR_ERR);
 641         writel(tmp, port_mmio + PORT_SCR_ERR);
 642
 643         /* if DRQ/BSY is set, device needs to be reset.
 644          * if so, issue COMRESET
 645          */
 646         tmp = readl(port_mmio + PORT_TFDATA);
 647         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 648                 writel(0x301, port_mmio + PORT_SCR_CTL);
 649                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 650                 udelay(10);
 651                 writel(0x300, port_mmio + PORT_SCR_CTL);
 652                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 653         }
 654
 655         /* re-start DMA */
 656         ahci_start_engine(ap);
 657 }
 658
 659 static void ahci_eng_timeout(struct ata_port *ap)
 660 {
 661         struct ata_host_set *host_set = ap->host_set;
 662         void __iomem *mmio = host_set->mmio_base;
 663         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 664         struct ata_queued_cmd *qc;
 665         unsigned long flags;
 666
 667         printk(KERN_WARNING "ata%u: handling error/timeout\n", ap->id);
 668
 669         spin_lock_irqsave(&host_set->lock, flags);
 670
 671         qc = ata_qc_from_tag(ap, ap->active_tag);
 672         if (!qc) {
 673                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 674                        ap->id);
 675         } else {
 676                 ahci_restart_port(ap, readl(port_mmio + PORT_IRQ_STAT));
 677                 qc->err_mask |= AC_ERR_TIMEOUT;
 678         }
 679
 680         spin_unlock_irqrestore(&host_set->lock, flags);
 681
 682         if (qc)
 683                 ata_eh_qc_complete(qc);
 684 }
 685
 686 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 687 {
 688         void __iomem *mmio = ap->host_set->mmio_base;
 689         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 690         u32 status, serr, ci;
 691
 692         serr = readl(port_mmio + PORT_SCR_ERR);
 693         writel(serr, port_mmio + PORT_SCR_ERR);
 694
 695         status = readl(port_mmio + PORT_IRQ_STAT);
 696         writel(status, port_mmio + PORT_IRQ_STAT);
 697
 698         ci = readl(port_mmio + PORT_CMD_ISSUE);
 699         if (likely((ci & 0x1) == 0)) {
 700                 if (qc) {
 701                         assert(qc->err_mask == 0);
 702                         ata_qc_complete(qc);
 703                         qc = NULL;
 704                 }
 705         }
 706
 707         if (status & PORT_IRQ_FATAL) {
 708                 unsigned int err_mask;
 709                 if (status & PORT_IRQ_TF_ERR)
 710                         err_mask = AC_ERR_DEV;
 711                 else if (status & PORT_IRQ_IF_ERR)
 712                         err_mask = AC_ERR_ATA_BUS;
 713                 else
 714                         err_mask = AC_ERR_HOST_BUS;
 715
 716                 /* command processing has stopped due to error; restart */
 717                 ahci_restart_port(ap, status);
 718
 719                 if (qc) {
 720                         qc->err_mask |= err_mask;
 721                         ata_qc_complete(qc);
 722                 }
 723         }
 724
 725         return 1;
 726 }
 727
 728 static void ahci_irq_clear(struct ata_port *ap)
 729 {
 730         /* TODO */
 731 }
 732
 733 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 734 {
 735         struct ata_host_set *host_set = dev_instance;
 736         struct ahci_host_priv *hpriv;
 737         unsigned int i, handled = 0;
 738         void __iomem *mmio;
 739         u32 irq_stat, irq_ack = 0;
 740
 741         VPRINTK("ENTER\n");
 742
 743         hpriv = host_set->private_data;
 744         mmio = host_set->mmio_base;
 745
 746         /* sigh.  0xffffffff is a valid return from h/w */
 747         irq_stat = readl(mmio + HOST_IRQ_STAT);
 748         irq_stat &= hpriv->port_map;
 749         if (!irq_stat)
 750                 return IRQ_NONE;
 751
 752         spin_lock(&host_set->lock);
 753
 754         for (i = 0; i < host_set->n_ports; i++) {
 755                 struct ata_port *ap;
 756
 757                 if (!(irq_stat & (1 << i)))
 758                         continue;
 759
 760                 ap = host_set->ports[i];
 761                 if (ap) {
 762                         struct ata_queued_cmd *qc;
 763                         qc = ata_qc_from_tag(ap, ap->active_tag);
 764                         if (!ahci_host_intr(ap, qc))
 765                                 if (ata_ratelimit()) {
 766                                         struct pci_dev *pdev =
 767                                                 to_pci_dev(ap->host_set->dev);
 768                                         dev_printk(KERN_WARNING, &pdev->dev,
 769                                           "unhandled interrupt on port %u\n",
 770                                           i);
 771                                 }
 772
 773                         VPRINTK("port %u\n", i);
 774                 } else {
 775                         VPRINTK("port %u (no irq)\n", i);
 776                         if (ata_ratelimit()) {
 777                                 struct pci_dev *pdev =
 778                                         to_pci_dev(ap->host_set->dev);
 779                                 dev_printk(KERN_WARNING, &pdev->dev,
 780                                         "interrupt on disabled port %u\n", i);
 781                         }
 782                 }
 783
 784                 irq_ack |= (1 << i);
 785         }
 786
 787         if (irq_ack) {
 788                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 789                 handled = 1;
 790         }
 791
 792         spin_unlock(&host_set->lock);
 793
 794         VPRINTK("EXIT\n");
 795
 796         return IRQ_RETVAL(handled);
 797 }
 798
 799 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
 800 {
 801         struct ata_port *ap = qc->ap;
 802         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 803
 804         writel(1, port_mmio + PORT_CMD_ISSUE);
 805         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 806
 807         return 0;
 808 }
 809
 810 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 811                             unsigned int port_idx)
 812 {
 813         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 814         base = ahci_port_base_ul(base, port_idx);
 815         VPRINTK("base now==0x%lx\n", base);
 816
 817         port->cmd_addr          = base;
 818         port->scr_addr          = base + PORT_SCR;
 819
 820         VPRINTK("EXIT\n");
 821 }
 822
 823 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 824 {
 825         struct ahci_host_priv *hpriv = probe_ent->private_data;
 826         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 827         void __iomem *mmio = probe_ent->mmio_base;
 828         u32 tmp, cap_save;
 829         u16 tmp16;
 830         unsigned int i, j, using_dac;
 831         int rc;
 832         void __iomem *port_mmio;
 833
 834         cap_save = readl(mmio + HOST_CAP);
 835         cap_save &= ( (1<<28) | (1<<17) );
 836         cap_save |= (1 << 27);
 837
 838         /* global controller reset */
 839         tmp = readl(mmio + HOST_CTL);
 840         if ((tmp & HOST_RESET) == 0) {
 841                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 842                 readl(mmio + HOST_CTL); /* flush */
 843         }
 844
 845         /* reset must complete within 1 second, or
 846          * the hardware should be considered fried.
 847          */
 848         ssleep(1);
 849
 850         tmp = readl(mmio + HOST_CTL);
 851         if (tmp & HOST_RESET) {
 852                 dev_printk(KERN_ERR, &pdev->dev,
 853                            "controller reset failed (0x%x)\n", tmp);
 854                 return -EIO;
 855         }
 856
 857         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 858         (void) readl(mmio + HOST_CTL);  /* flush */
 859         writel(cap_save, mmio + HOST_CAP);
 860         writel(0xf, mmio + HOST_PORTS_IMPL);
 861         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 862
 863         pci_read_config_word(pdev, 0x92, &tmp16);
 864         tmp16 |= 0xf;
 865         pci_write_config_word(pdev, 0x92, tmp16);
 866
 867         hpriv->cap = readl(mmio + HOST_CAP);
 868         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 869         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 870
 871         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 872                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 873
 874         using_dac = hpriv->cap & HOST_CAP_64;
 875         if (using_dac &&
 876             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 877                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 878                 if (rc) {
 879                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 880                         if (rc) {
 881                                 dev_printk(KERN_ERR, &pdev->dev,
 882                                            "64-bit DMA enable failed\n");
 883                                 return rc;
 884                         }
 885                 }
 886         } else {
 887                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 888                 if (rc) {
 889                         dev_printk(KERN_ERR, &pdev->dev,
 890                                    "32-bit DMA enable failed\n");
 891                         return rc;
 892                 }
 893                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 894                 if (rc) {
 895                         dev_printk(KERN_ERR, &pdev->dev,
 896                                    "32-bit consistent DMA enable failed\n");
 897                         return rc;
 898                 }
 899         }
 900
 901         for (i = 0; i < probe_ent->n_ports; i++) {
 902 #if 0 /* BIOSen initialize this incorrectly */
 903                 if (!(hpriv->port_map & (1 << i)))
 904                         continue;
 905 #endif
 906
 907                 port_mmio = ahci_port_base(mmio, i);
 908                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 909
 910                 ahci_setup_port(&probe_ent->port[i],
 911                                 (unsigned long) mmio, i);
 912
 913                 /* make sure port is not active */
 914                 tmp = readl(port_mmio + PORT_CMD);
 915                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 916                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 917                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 918                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 919                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 920                         writel(tmp, port_mmio + PORT_CMD);
 921                         readl(port_mmio + PORT_CMD); /* flush */
 922
 923                         /* spec says 500 msecs for each bit, so
 924                          * this is slightly incorrect.
 925                          */
 926                         msleep(500);
 927                 }
 928
 929                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 930
 931                 j = 0;
 932                 while (j < 100) {
 933                         msleep(10);
 934                         tmp = readl(port_mmio + PORT_SCR_STAT);
 935                         if ((tmp & 0xf) == 0x3)
 936                                 break;
 937                         j++;
 938                 }
 939
 940                 tmp = readl(port_mmio + PORT_SCR_ERR);
 941                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 942                 writel(tmp, port_mmio + PORT_SCR_ERR);
 943
 944                 /* ack any pending irq events for this port */
 945                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 946                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 947                 if (tmp)
 948                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 949
 950                 writel(1 << i, mmio + HOST_IRQ_STAT);
 951
 952                 /* set irq mask (enables interrupts) */
 953                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 954         }
 955
 956         tmp = readl(mmio + HOST_CTL);
 957         VPRINTK("HOST_CTL 0x%x\n", tmp);
 958         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 959         tmp = readl(mmio + HOST_CTL);
 960         VPRINTK("HOST_CTL 0x%x\n", tmp);
 961
 962         pci_set_master(pdev);
 963
 964         return 0;
 965 }
 966
 967 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 968 {
 969         struct ahci_host_priv *hpriv = probe_ent->private_data;
 970         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 971         void __iomem *mmio = probe_ent->mmio_base;
 972         u32 vers, cap, impl, speed;
 973         const char *speed_s;
 974         u16 cc;
 975         const char *scc_s;
 976
 977         vers = readl(mmio + HOST_VERSION);
 978         cap = hpriv->cap;
 979         impl = hpriv->port_map;
 980
 981         speed = (cap >> 20) & 0xf;
 982         if (speed == 1)
 983                 speed_s = "1.5";
 984         else if (speed == 2)
 985                 speed_s = "3";
 986         else
 987                 speed_s = "?";
 988
 989         pci_read_config_word(pdev, 0x0a, &cc);
 990         if (cc == 0x0101)
 991                 scc_s = "IDE";
 992         else if (cc == 0x0106)
 993                 scc_s = "SATA";
 994         else if (cc == 0x0104)
 995                 scc_s = "RAID";
 996         else
 997                 scc_s = "unknown";
 998
 999         dev_printk(KERN_INFO, &pdev->dev,
1000                 "AHCI %02x%02x.%02x%02x "
1001                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1002                 ,
1003
1004                 (vers >> 24) & 0xff,
1005                 (vers >> 16) & 0xff,
1006                 (vers >> 8) & 0xff,
1007                 vers & 0xff,
1008
1009                 ((cap >> 8) & 0x1f) + 1,
1010                 (cap & 0x1f) + 1,
1011                 speed_s,
1012                 impl,
1013                 scc_s);
1014
1015         dev_printk(KERN_INFO, &pdev->dev,
1016                 "flags: "
1017                 "%s%s%s%s%s%s"
1018                 "%s%s%s%s%s%s%s\n"
1019                 ,
1020
1021                 cap & (1 << 31) ? "64bit " : "",
1022                 cap & (1 << 30) ? "ncq " : "",
1023                 cap & (1 << 28) ? "ilck " : "",
1024                 cap & (1 << 27) ? "stag " : "",
1025                 cap & (1 << 26) ? "pm " : "",
1026                 cap & (1 << 25) ? "led " : "",
1027
1028                 cap & (1 << 24) ? "clo " : "",
1029                 cap & (1 << 19) ? "nz " : "",
1030                 cap & (1 << 18) ? "only " : "",
1031                 cap & (1 << 17) ? "pmp " : "",
1032                 cap & (1 << 15) ? "pio " : "",
1033                 cap & (1 << 14) ? "slum " : "",
1034                 cap & (1 << 13) ? "part " : ""
1035                 );
1036 }
1037
1038 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1039 {
1040         static int printed_version;
1041         struct ata_probe_ent *probe_ent = NULL;
1042         struct ahci_host_priv *hpriv;
1043         unsigned long base;
1044         void __iomem *mmio_base;
1045         unsigned int board_idx = (unsigned int) ent->driver_data;
1046         int have_msi, pci_dev_busy = 0;
1047         int rc;
1048
1049         VPRINTK("ENTER\n");
1050
1051         if (!printed_version++)
1052                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1053
1054         rc = pci_enable_device(pdev);
1055         if (rc)
1056                 return rc;
1057
1058         rc = pci_request_regions(pdev, DRV_NAME);
1059         if (rc) {
1060                 pci_dev_busy = 1;
1061                 goto err_out;
1062         }
1063
1064         if (pci_enable_msi(pdev) == 0)
1065                 have_msi = 1;
1066         else {
1067                 pci_intx(pdev, 1);
1068                 have_msi = 0;
1069         }
1070
1071         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1072         if (probe_ent == NULL) {
1073                 rc = -ENOMEM;
1074                 goto err_out_msi;
1075         }
1076
1077         memset(probe_ent, 0, sizeof(*probe_ent));
1078         probe_ent->dev = pci_dev_to_dev(pdev);
1079         INIT_LIST_HEAD(&probe_ent->node);
1080
1081         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1082         if (mmio_base == NULL) {
1083                 rc = -ENOMEM;
1084                 goto err_out_free_ent;
1085         }
1086         base = (unsigned long) mmio_base;
1087
1088         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1089         if (!hpriv) {
1090                 rc = -ENOMEM;
1091                 goto err_out_iounmap;
1092         }
1093         memset(hpriv, 0, sizeof(*hpriv));
1094
1095         probe_ent->sht          = ahci_port_info[board_idx].sht;
1096         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1097         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1098         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1099         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1100
1101         probe_ent->irq = pdev->irq;
1102         probe_ent->irq_flags = SA_SHIRQ;
1103         probe_ent->mmio_base = mmio_base;
1104         probe_ent->private_data = hpriv;
1105
1106         if (have_msi)
1107                 hpriv->flags |= AHCI_FLAG_MSI;
1108
1109         /* initialize adapter */
1110         rc = ahci_host_init(probe_ent);
1111         if (rc)
1112                 goto err_out_hpriv;
1113
1114         ahci_print_info(probe_ent);
1115
1116         /* FIXME: check ata_device_add return value */
1117         ata_device_add(probe_ent);
1118         kfree(probe_ent);
1119
1120         return 0;
1121
1122 err_out_hpriv:
1123         kfree(hpriv);
1124 err_out_iounmap:
1125         pci_iounmap(pdev, mmio_base);
1126 err_out_free_ent:
1127         kfree(probe_ent);
1128 err_out_msi:
1129         if (have_msi)
1130                 pci_disable_msi(pdev);
1131         else
1132                 pci_intx(pdev, 0);
1133         pci_release_regions(pdev);
1134 err_out:
1135         if (!pci_dev_busy)
1136                 pci_disable_device(pdev);
1137         return rc;
1138 }
1139
1140 static void ahci_remove_one (struct pci_dev *pdev)
1141 {
1142         struct device *dev = pci_dev_to_dev(pdev);
1143         struct ata_host_set *host_set = dev_get_drvdata(dev);
1144         struct ahci_host_priv *hpriv = host_set->private_data;
1145         struct ata_port *ap;
1146         unsigned int i;
1147         int have_msi;
1148
1149         for (i = 0; i < host_set->n_ports; i++) {
1150                 ap = host_set->ports[i];
1151
1152                 scsi_remove_host(ap->host);
1153         }
1154
1155         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1156         free_irq(host_set->irq, host_set);
1157
1158         for (i = 0; i < host_set->n_ports; i++) {
1159                 ap = host_set->ports[i];
1160
1161                 ata_scsi_release(ap->host);
1162                 scsi_host_put(ap->host);
1163         }
1164
1165         kfree(hpriv);
1166         pci_iounmap(pdev, host_set->mmio_base);
1167         kfree(host_set);
1168
1169         if (have_msi)
1170                 pci_disable_msi(pdev);
1171         else
1172                 pci_intx(pdev, 0);
1173         pci_release_regions(pdev);
1174         pci_disable_device(pdev);
1175         dev_set_drvdata(dev, NULL);
1176 }
1177
1178 static int __init ahci_init(void)
1179 {
1180         return pci_module_init(&ahci_pci_driver);
1181 }
1182
1183 static void __exit ahci_exit(void)
1184 {
1185         pci_unregister_driver(&ahci_pci_driver);
1186 }
1187
1188
1189 MODULE_AUTHOR("Jeff Garzik");
1190 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1191 MODULE_LICENSE("GPL");
1192 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1193 MODULE_VERSION(DRV_VERSION);
1194
1195 module_init(ahci_init);
1196 module_exit(ahci_exit);