err.no Git - linux-2.6/blob - drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/sched.h>
  43 #include <linux/dma-mapping.h>
  44 #include <linux/device.h>
  45 #include <scsi/scsi_host.h>
  46 #include <scsi/scsi_cmnd.h>
  47 #include <linux/libata.h>
  48 #include <asm/io.h>
  49
  50 #define DRV_NAME        "ahci"
  51 #define DRV_VERSION     "2.0"
  52
  53
  54 enum {
  55         AHCI_PCI_BAR            = 5,
  56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  57         AHCI_DMA_BOUNDARY       = 0xffffffff,
  58         AHCI_USE_CLUSTERING     = 0,
  59         AHCI_MAX_CMDS           = 32,
  60         AHCI_CMD_SZ             = 32,
  61         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
  62         AHCI_RX_FIS_SZ          = 256,
  63         AHCI_CMD_TBL_CDB        = 0x40,
  64         AHCI_CMD_TBL_HDR_SZ     = 0x80,
  65         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
  66         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
  67         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
  68                                   AHCI_RX_FIS_SZ,
  69         AHCI_IRQ_ON_SG          = (1 << 31),
  70         AHCI_CMD_ATAPI          = (1 << 5),
  71         AHCI_CMD_WRITE          = (1 << 6),
  72         AHCI_CMD_PREFETCH       = (1 << 7),
  73         AHCI_CMD_RESET          = (1 << 8),
  74         AHCI_CMD_CLR_BUSY       = (1 << 10),
  75
  76         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
  78
  79         board_ahci              = 0,
  80         board_ahci_vt8251       = 1,
  81
  82         /* global controller registers */
  83         HOST_CAP                = 0x00, /* host capabilities */
  84         HOST_CTL                = 0x04, /* global host control */
  85         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  86         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  87         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  88
  89         /* HOST_CTL bits */
  90         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  91         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  92         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  93
  94         /* HOST_CAP bits */
  95         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
  96         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
  97         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  98
  99         /* registers for each SATA port */
 100         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
 101         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
 102         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
 103         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
 104         PORT_IRQ_STAT           = 0x10, /* interrupt status */
 105         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 106         PORT_CMD                = 0x18, /* port command */
 107         PORT_TFDATA             = 0x20, /* taskfile data */
 108         PORT_SIG                = 0x24, /* device TF signature */
 109         PORT_CMD_ISSUE          = 0x38, /* command issue */
 110         PORT_SCR                = 0x28, /* SATA phy register block */
 111         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 112         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 113         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 114         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 115
 116         /* PORT_IRQ_{STAT,MASK} bits */
 117         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 118         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 119         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 120         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 121         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 122         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 123         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 124         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 125
 126         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 127         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 128         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 129         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 130         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 131         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 132         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 133         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 134         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 135
 136         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
 137                                   PORT_IRQ_IF_ERR |
 138                                   PORT_IRQ_CONNECT |
 139                                   PORT_IRQ_PHYRDY |
 140                                   PORT_IRQ_UNK_FIS,
 141         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
 142                                   PORT_IRQ_TF_ERR |
 143                                   PORT_IRQ_HBUS_DATA_ERR,
 144         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
 145                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
 146                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
 147
 148         /* PORT_CMD bits */
 149         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 150         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 151         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 152         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 153         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 154         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 155         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 156         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 157
 158         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 159         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 160         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 161
 162         /* hpriv->flags bits */
 163         AHCI_FLAG_MSI           = (1 << 0),
 164
 165         /* ap->flags bits */
 166         AHCI_FLAG_RESET_NEEDS_CLO       = (1 << 24),
 167         AHCI_FLAG_NO_NCQ                = (1 << 25),
 168 };
 169
 170 struct ahci_cmd_hdr {
 171         u32                     opts;
 172         u32                     status;
 173         u32                     tbl_addr;
 174         u32                     tbl_addr_hi;
 175         u32                     reserved[4];
 176 };
 177
 178 struct ahci_sg {
 179         u32                     addr;
 180         u32                     addr_hi;
 181         u32                     reserved;
 182         u32                     flags_size;
 183 };
 184
 185 struct ahci_host_priv {
 186         unsigned long           flags;
 187         u32                     cap;    /* cache of HOST_CAP register */
 188         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 189 };
 190
 191 struct ahci_port_priv {
 192         struct ahci_cmd_hdr     *cmd_slot;
 193         dma_addr_t              cmd_slot_dma;
 194         void                    *cmd_tbl;
 195         dma_addr_t              cmd_tbl_dma;
 196         void                    *rx_fis;
 197         dma_addr_t              rx_fis_dma;
 198 };
 199
 200 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 201 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 202 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 203 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 204 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 205 static void ahci_irq_clear(struct ata_port *ap);
 206 static int ahci_port_start(struct ata_port *ap);
 207 static void ahci_port_stop(struct ata_port *ap);
 208 static int ahci_start_engine(void __iomem *port_mmio);
 209 static int ahci_stop_engine(void __iomem *port_mmio);
 210 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 211 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 212 static u8 ahci_check_status(struct ata_port *ap);
 213 static void ahci_freeze(struct ata_port *ap);
 214 static void ahci_thaw(struct ata_port *ap);
 215 static void ahci_error_handler(struct ata_port *ap);
 216 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
 217 static void ahci_remove_one (struct pci_dev *pdev);
 218
 219 static struct scsi_host_template ahci_sht = {
 220         .module                 = THIS_MODULE,
 221         .name                   = DRV_NAME,
 222         .ioctl                  = ata_scsi_ioctl,
 223         .queuecommand           = ata_scsi_queuecmd,
 224         .change_queue_depth     = ata_scsi_change_queue_depth,
 225         .can_queue              = AHCI_MAX_CMDS - 1,
 226         .this_id                = ATA_SHT_THIS_ID,
 227         .sg_tablesize           = AHCI_MAX_SG,
 228         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 229         .emulated               = ATA_SHT_EMULATED,
 230         .use_clustering         = AHCI_USE_CLUSTERING,
 231         .proc_name              = DRV_NAME,
 232         .dma_boundary           = AHCI_DMA_BOUNDARY,
 233         .slave_configure        = ata_scsi_slave_config,
 234         .slave_destroy          = ata_scsi_slave_destroy,
 235         .bios_param             = ata_std_bios_param,
 236 };
 237
 238 static const struct ata_port_operations ahci_ops = {
 239         .port_disable           = ata_port_disable,
 240
 241         .check_status           = ahci_check_status,
 242         .check_altstatus        = ahci_check_status,
 243         .dev_select             = ata_noop_dev_select,
 244
 245         .tf_read                = ahci_tf_read,
 246
 247         .qc_prep                = ahci_qc_prep,
 248         .qc_issue               = ahci_qc_issue,
 249
 250         .irq_handler            = ahci_interrupt,
 251         .irq_clear              = ahci_irq_clear,
 252
 253         .scr_read               = ahci_scr_read,
 254         .scr_write              = ahci_scr_write,
 255
 256         .freeze                 = ahci_freeze,
 257         .thaw                   = ahci_thaw,
 258
 259         .error_handler          = ahci_error_handler,
 260         .post_internal_cmd      = ahci_post_internal_cmd,
 261
 262         .port_start             = ahci_port_start,
 263         .port_stop              = ahci_port_stop,
 264 };
 265
 266 static const struct ata_port_info ahci_port_info[] = {
 267         /* board_ahci */
 268         {
 269                 .sht            = &ahci_sht,
 270                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 271                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 272                                   ATA_FLAG_SKIP_D2H_BSY,
 273                 .pio_mask       = 0x1f, /* pio0-4 */
 274                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 275                 .port_ops       = &ahci_ops,
 276         },
 277         /* board_ahci_vt8251 */
 278         {
 279                 .sht            = &ahci_sht,
 280                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 281                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 282                                   ATA_FLAG_SKIP_D2H_BSY |
 283                                   AHCI_FLAG_RESET_NEEDS_CLO | AHCI_FLAG_NO_NCQ,
 284                 .pio_mask       = 0x1f, /* pio0-4 */
 285                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 286                 .port_ops       = &ahci_ops,
 287         },
 288 };
 289
 290 static const struct pci_device_id ahci_pci_tbl[] = {
 291         /* Intel */
 292         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 293           board_ahci }, /* ICH6 */
 294         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 295           board_ahci }, /* ICH6M */
 296         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 297           board_ahci }, /* ICH7 */
 298         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 299           board_ahci }, /* ICH7M */
 300         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 301           board_ahci }, /* ICH7R */
 302         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 303           board_ahci }, /* ULi M5288 */
 304         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 305           board_ahci }, /* ESB2 */
 306         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 307           board_ahci }, /* ESB2 */
 308         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 309           board_ahci }, /* ESB2 */
 310         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 311           board_ahci }, /* ICH7-M DH */
 312         { PCI_VENDOR_ID_INTEL, 0x2821, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 313           board_ahci }, /* ICH8 */
 314         { PCI_VENDOR_ID_INTEL, 0x2822, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 315           board_ahci }, /* ICH8 */
 316         { PCI_VENDOR_ID_INTEL, 0x2824, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 317           board_ahci }, /* ICH8 */
 318         { PCI_VENDOR_ID_INTEL, 0x2829, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 319           board_ahci }, /* ICH8M */
 320         { PCI_VENDOR_ID_INTEL, 0x282a, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 321           board_ahci }, /* ICH8M */
 322
 323         /* JMicron */
 324         { 0x197b, 0x2360, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 325           board_ahci }, /* JMicron JMB360 */
 326         { 0x197b, 0x2361, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 327           board_ahci }, /* JMicron JMB361 */
 328         { 0x197b, 0x2363, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 329           board_ahci }, /* JMicron JMB363 */
 330         { 0x197b, 0x2365, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 331           board_ahci }, /* JMicron JMB365 */
 332         { 0x197b, 0x2366, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 333           board_ahci }, /* JMicron JMB366 */
 334
 335         /* ATI */
 336         { PCI_VENDOR_ID_ATI, 0x4380, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 337           board_ahci }, /* ATI SB600 non-raid */
 338         { PCI_VENDOR_ID_ATI, 0x4381, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 339           board_ahci }, /* ATI SB600 raid */
 340
 341         /* VIA */
 342         { PCI_VENDOR_ID_VIA, 0x3349, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 343           board_ahci_vt8251 }, /* VIA VT8251 */
 344
 345         /* NVIDIA */
 346         { PCI_VENDOR_ID_NVIDIA, 0x044c, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 347           board_ahci },         /* MCP65 */
 348         { PCI_VENDOR_ID_NVIDIA, 0x044d, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 349           board_ahci },         /* MCP65 */
 350         { PCI_VENDOR_ID_NVIDIA, 0x044e, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 351           board_ahci },         /* MCP65 */
 352         { PCI_VENDOR_ID_NVIDIA, 0x044f, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 353           board_ahci },         /* MCP65 */
 354
 355         { }     /* terminate list */
 356 };
 357
 358
 359 static struct pci_driver ahci_pci_driver = {
 360         .name                   = DRV_NAME,
 361         .id_table               = ahci_pci_tbl,
 362         .probe                  = ahci_init_one,
 363         .remove                 = ahci_remove_one,
 364 };
 365
 366
 367 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 368 {
 369         return base + 0x100 + (port * 0x80);
 370 }
 371
 372 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
 373 {
 374         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
 375 }
 376
 377 static int ahci_port_start(struct ata_port *ap)
 378 {
 379         struct device *dev = ap->host_set->dev;
 380         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 381         struct ahci_port_priv *pp;
 382         void __iomem *mmio = ap->host_set->mmio_base;
 383         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 384         void *mem;
 385         dma_addr_t mem_dma;
 386         int rc;
 387
 388         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 389         if (!pp)
 390                 return -ENOMEM;
 391         memset(pp, 0, sizeof(*pp));
 392
 393         rc = ata_pad_alloc(ap, dev);
 394         if (rc) {
 395                 kfree(pp);
 396                 return rc;
 397         }
 398
 399         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 400         if (!mem) {
 401                 ata_pad_free(ap, dev);
 402                 kfree(pp);
 403                 return -ENOMEM;
 404         }
 405         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 406
 407         /*
 408          * First item in chunk of DMA memory: 32-slot command table,
 409          * 32 bytes each in size
 410          */
 411         pp->cmd_slot = mem;
 412         pp->cmd_slot_dma = mem_dma;
 413
 414         mem += AHCI_CMD_SLOT_SZ;
 415         mem_dma += AHCI_CMD_SLOT_SZ;
 416
 417         /*
 418          * Second item: Received-FIS area
 419          */
 420         pp->rx_fis = mem;
 421         pp->rx_fis_dma = mem_dma;
 422
 423         mem += AHCI_RX_FIS_SZ;
 424         mem_dma += AHCI_RX_FIS_SZ;
 425
 426         /*
 427          * Third item: data area for storing a single command
 428          * and its scatter-gather table
 429          */
 430         pp->cmd_tbl = mem;
 431         pp->cmd_tbl_dma = mem_dma;
 432
 433         ap->private_data = pp;
 434
 435         if (hpriv->cap & HOST_CAP_64)
 436                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 437         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 438         readl(port_mmio + PORT_LST_ADDR); /* flush */
 439
 440         if (hpriv->cap & HOST_CAP_64)
 441                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 442         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 443         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 444
 445         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 446                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 447                PORT_CMD_START, port_mmio + PORT_CMD);
 448         readl(port_mmio + PORT_CMD); /* flush */
 449
 450         return 0;
 451 }
 452
 453
 454 static void ahci_port_stop(struct ata_port *ap)
 455 {
 456         struct device *dev = ap->host_set->dev;
 457         struct ahci_port_priv *pp = ap->private_data;
 458         void __iomem *mmio = ap->host_set->mmio_base;
 459         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 460         u32 tmp;
 461
 462         tmp = readl(port_mmio + PORT_CMD);
 463         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 464         writel(tmp, port_mmio + PORT_CMD);
 465         readl(port_mmio + PORT_CMD); /* flush */
 466
 467         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 468          * this is slightly incorrect.
 469          */
 470         msleep(500);
 471
 472         ap->private_data = NULL;
 473         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 474                           pp->cmd_slot, pp->cmd_slot_dma);
 475         ata_pad_free(ap, dev);
 476         kfree(pp);
 477 }
 478
 479 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 480 {
 481         unsigned int sc_reg;
 482
 483         switch (sc_reg_in) {
 484         case SCR_STATUS:        sc_reg = 0; break;
 485         case SCR_CONTROL:       sc_reg = 1; break;
 486         case SCR_ERROR:         sc_reg = 2; break;
 487         case SCR_ACTIVE:        sc_reg = 3; break;
 488         default:
 489                 return 0xffffffffU;
 490         }
 491
 492         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 493 }
 494
 495
 496 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 497                                u32 val)
 498 {
 499         unsigned int sc_reg;
 500
 501         switch (sc_reg_in) {
 502         case SCR_STATUS:        sc_reg = 0; break;
 503         case SCR_CONTROL:       sc_reg = 1; break;
 504         case SCR_ERROR:         sc_reg = 2; break;
 505         case SCR_ACTIVE:        sc_reg = 3; break;
 506         default:
 507                 return;
 508         }
 509
 510         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 511 }
 512
 513 static int ahci_stop_engine(void __iomem *port_mmio)
 514 {
 515         u32 tmp;
 516
 517         tmp = readl(port_mmio + PORT_CMD);
 518
 519         /* Check if the HBA is idle */
 520         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
 521                 return 0;
 522
 523         /* Setting HBA to idle */
 524         tmp &= ~PORT_CMD_START;
 525         writel(tmp, port_mmio + PORT_CMD);
 526
 527         /* wait for engine to stop. This could be
 528          * as long as 500 msec
 529          */
 530         tmp = ata_wait_register(port_mmio + PORT_CMD,
 531                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
 532         if(tmp & PORT_CMD_LIST_ON)
 533                 return -EIO;
 534
 535         return 0;
 536 }
 537
 538 static int ahci_start_engine(void __iomem *port_mmio)
 539 {
 540         u32 tmp;
 541
 542         /*
 543          * Get current status
 544          */
 545         tmp = readl(port_mmio + PORT_CMD);
 546
 547         /*
 548          * AHCI rev 1.1 section 10.3.1:
 549          * Software shall not set PxCMD.ST to '1' until it verifies
 550          * that PxCMD.CR is '0' and has set PxCMD.FRE to '1'
 551          */
 552         if ((tmp & PORT_CMD_FIS_RX) == 0)
 553                 return -EPERM;
 554
 555         /*
 556          * wait for engine to become idle.
 557          */
 558         tmp = ata_wait_register(port_mmio + PORT_CMD,
 559                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1,500);
 560         if(tmp & PORT_CMD_LIST_ON)
 561                 return -EBUSY;
 562
 563         /*
 564          * Start DMA
 565          */
 566         tmp |= PORT_CMD_START;
 567         writel(tmp, port_mmio + PORT_CMD);
 568         readl(port_mmio + PORT_CMD); /* flush */
 569
 570         return 0;
 571 }
 572
 573 static unsigned int ahci_dev_classify(struct ata_port *ap)
 574 {
 575         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 576         struct ata_taskfile tf;
 577         u32 tmp;
 578
 579         tmp = readl(port_mmio + PORT_SIG);
 580         tf.lbah         = (tmp >> 24)   & 0xff;
 581         tf.lbam         = (tmp >> 16)   & 0xff;
 582         tf.lbal         = (tmp >> 8)    & 0xff;
 583         tf.nsect        = (tmp)         & 0xff;
 584
 585         return ata_dev_classify(&tf);
 586 }
 587
 588 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 589                                u32 opts)
 590 {
 591         dma_addr_t cmd_tbl_dma;
 592
 593         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
 594
 595         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
 596         pp->cmd_slot[tag].status = 0;
 597         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
 598         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
 599 }
 600
 601 static int ahci_clo(struct ata_port *ap)
 602 {
 603         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 604         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 605         u32 tmp;
 606
 607         if (!(hpriv->cap & HOST_CAP_CLO))
 608                 return -EOPNOTSUPP;
 609
 610         tmp = readl(port_mmio + PORT_CMD);
 611         tmp |= PORT_CMD_CLO;
 612         writel(tmp, port_mmio + PORT_CMD);
 613
 614         tmp = ata_wait_register(port_mmio + PORT_CMD,
 615                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
 616         if (tmp & PORT_CMD_CLO)
 617                 return -EIO;
 618
 619         return 0;
 620 }
 621
 622 static int ahci_prereset(struct ata_port *ap)
 623 {
 624         if ((ap->flags & AHCI_FLAG_RESET_NEEDS_CLO) &&
 625             (ata_busy_wait(ap, ATA_BUSY, 1000) & ATA_BUSY)) {
 626                 /* ATA_BUSY hasn't cleared, so send a CLO */
 627                 ahci_clo(ap);
 628         }
 629
 630         return ata_std_prereset(ap);
 631 }
 632
 633 static int ahci_softreset(struct ata_port *ap, unsigned int *class)
 634 {
 635         struct ahci_port_priv *pp = ap->private_data;
 636         void __iomem *mmio = ap->host_set->mmio_base;
 637         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 638         const u32 cmd_fis_len = 5; /* five dwords */
 639         const char *reason = NULL;
 640         struct ata_taskfile tf;
 641         u32 tmp;
 642         u8 *fis;
 643         int rc;
 644
 645         DPRINTK("ENTER\n");
 646
 647         if (ata_port_offline(ap)) {
 648                 DPRINTK("PHY reports no device\n");
 649                 *class = ATA_DEV_NONE;
 650                 return 0;
 651         }
 652
 653         /* prepare for SRST (AHCI-1.1 10.4.1) */
 654         rc = ahci_stop_engine(port_mmio);
 655         if (rc) {
 656                 reason = "failed to stop engine";
 657                 goto fail_restart;
 658         }
 659
 660         /* check BUSY/DRQ, perform Command List Override if necessary */
 661         ahci_tf_read(ap, &tf);
 662         if (tf.command & (ATA_BUSY | ATA_DRQ)) {
 663                 rc = ahci_clo(ap);
 664
 665                 if (rc == -EOPNOTSUPP) {
 666                         reason = "port busy but CLO unavailable";
 667                         goto fail_restart;
 668                 } else if (rc) {
 669                         reason = "port busy but CLO failed";
 670                         goto fail_restart;
 671                 }
 672         }
 673
 674         /* restart engine */
 675         ahci_start_engine(port_mmio);
 676
 677         ata_tf_init(ap->device, &tf);
 678         fis = pp->cmd_tbl;
 679
 680         /* issue the first D2H Register FIS */
 681         ahci_fill_cmd_slot(pp, 0,
 682                            cmd_fis_len | AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY);
 683
 684         tf.ctl |= ATA_SRST;
 685         ata_tf_to_fis(&tf, fis, 0);
 686         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
 687
 688         writel(1, port_mmio + PORT_CMD_ISSUE);
 689
 690         tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1, 1, 500);
 691         if (tmp & 0x1) {
 692                 rc = -EIO;
 693                 reason = "1st FIS failed";
 694                 goto fail;
 695         }
 696
 697         /* spec says at least 5us, but be generous and sleep for 1ms */
 698         msleep(1);
 699
 700         /* issue the second D2H Register FIS */
 701         ahci_fill_cmd_slot(pp, 0, cmd_fis_len);
 702
 703         tf.ctl &= ~ATA_SRST;
 704         ata_tf_to_fis(&tf, fis, 0);
 705         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
 706
 707         writel(1, port_mmio + PORT_CMD_ISSUE);
 708         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 709
 710         /* spec mandates ">= 2ms" before checking status.
 711          * We wait 150ms, because that was the magic delay used for
 712          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
 713          * between when the ATA command register is written, and then
 714          * status is checked.  Because waiting for "a while" before
 715          * checking status is fine, post SRST, we perform this magic
 716          * delay here as well.
 717          */
 718         msleep(150);
 719
 720         *class = ATA_DEV_NONE;
 721         if (ata_port_online(ap)) {
 722                 if (ata_busy_sleep(ap, ATA_TMOUT_BOOT_QUICK, ATA_TMOUT_BOOT)) {
 723                         rc = -EIO;
 724                         reason = "device not ready";
 725                         goto fail;
 726                 }
 727                 *class = ahci_dev_classify(ap);
 728         }
 729
 730         DPRINTK("EXIT, class=%u\n", *class);
 731         return 0;
 732
 733  fail_restart:
 734         ahci_start_engine(port_mmio);
 735  fail:
 736         ata_port_printk(ap, KERN_ERR, "softreset failed (%s)\n", reason);
 737         return rc;
 738 }
 739
 740 static int ahci_hardreset(struct ata_port *ap, unsigned int *class)
 741 {
 742         struct ahci_port_priv *pp = ap->private_data;
 743         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 744         struct ata_taskfile tf;
 745         void __iomem *mmio = ap->host_set->mmio_base;
 746         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 747         int rc;
 748
 749         DPRINTK("ENTER\n");
 750
 751         ahci_stop_engine(port_mmio);
 752
 753         /* clear D2H reception area to properly wait for D2H FIS */
 754         ata_tf_init(ap->device, &tf);
 755         tf.command = 0xff;
 756         ata_tf_to_fis(&tf, d2h_fis, 0);
 757
 758         rc = sata_std_hardreset(ap, class);
 759
 760         ahci_start_engine(port_mmio);
 761
 762         if (rc == 0 && ata_port_online(ap))
 763                 *class = ahci_dev_classify(ap);
 764         if (*class == ATA_DEV_UNKNOWN)
 765                 *class = ATA_DEV_NONE;
 766
 767         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
 768         return rc;
 769 }
 770
 771 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
 772 {
 773         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 774         u32 new_tmp, tmp;
 775
 776         ata_std_postreset(ap, class);
 777
 778         /* Make sure port's ATAPI bit is set appropriately */
 779         new_tmp = tmp = readl(port_mmio + PORT_CMD);
 780         if (*class == ATA_DEV_ATAPI)
 781                 new_tmp |= PORT_CMD_ATAPI;
 782         else
 783                 new_tmp &= ~PORT_CMD_ATAPI;
 784         if (new_tmp != tmp) {
 785                 writel(new_tmp, port_mmio + PORT_CMD);
 786                 readl(port_mmio + PORT_CMD); /* flush */
 787         }
 788 }
 789
 790 static u8 ahci_check_status(struct ata_port *ap)
 791 {
 792         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 793
 794         return readl(mmio + PORT_TFDATA) & 0xFF;
 795 }
 796
 797 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 798 {
 799         struct ahci_port_priv *pp = ap->private_data;
 800         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 801
 802         ata_tf_from_fis(d2h_fis, tf);
 803 }
 804
 805 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
 806 {
 807         struct scatterlist *sg;
 808         struct ahci_sg *ahci_sg;
 809         unsigned int n_sg = 0;
 810
 811         VPRINTK("ENTER\n");
 812
 813         /*
 814          * Next, the S/G list.
 815          */
 816         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
 817         ata_for_each_sg(sg, qc) {
 818                 dma_addr_t addr = sg_dma_address(sg);
 819                 u32 sg_len = sg_dma_len(sg);
 820
 821                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
 822                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
 823                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
 824
 825                 ahci_sg++;
 826                 n_sg++;
 827         }
 828
 829         return n_sg;
 830 }
 831
 832 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 833 {
 834         struct ata_port *ap = qc->ap;
 835         struct ahci_port_priv *pp = ap->private_data;
 836         int is_atapi = is_atapi_taskfile(&qc->tf);
 837         void *cmd_tbl;
 838         u32 opts;
 839         const u32 cmd_fis_len = 5; /* five dwords */
 840         unsigned int n_elem;
 841
 842         /*
 843          * Fill in command table information.  First, the header,
 844          * a SATA Register - Host to Device command FIS.
 845          */
 846         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
 847
 848         ata_tf_to_fis(&qc->tf, cmd_tbl, 0);
 849         if (is_atapi) {
 850                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 851                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
 852         }
 853
 854         n_elem = 0;
 855         if (qc->flags & ATA_QCFLAG_DMAMAP)
 856                 n_elem = ahci_fill_sg(qc, cmd_tbl);
 857
 858         /*
 859          * Fill in command slot information.
 860          */
 861         opts = cmd_fis_len | n_elem << 16;
 862         if (qc->tf.flags & ATA_TFLAG_WRITE)
 863                 opts |= AHCI_CMD_WRITE;
 864         if (is_atapi)
 865                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
 866
 867         ahci_fill_cmd_slot(pp, qc->tag, opts);
 868 }
 869
 870 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
 871 {
 872         struct ahci_port_priv *pp = ap->private_data;
 873         struct ata_eh_info *ehi = &ap->eh_info;
 874         unsigned int err_mask = 0, action = 0;
 875         struct ata_queued_cmd *qc;
 876         u32 serror;
 877
 878         ata_ehi_clear_desc(ehi);
 879
 880         /* AHCI needs SError cleared; otherwise, it might lock up */
 881         serror = ahci_scr_read(ap, SCR_ERROR);
 882         ahci_scr_write(ap, SCR_ERROR, serror);
 883
 884         /* analyze @irq_stat */
 885         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
 886
 887         if (irq_stat & PORT_IRQ_TF_ERR)
 888                 err_mask |= AC_ERR_DEV;
 889
 890         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
 891                 err_mask |= AC_ERR_HOST_BUS;
 892                 action |= ATA_EH_SOFTRESET;
 893         }
 894
 895         if (irq_stat & PORT_IRQ_IF_ERR) {
 896                 err_mask |= AC_ERR_ATA_BUS;
 897                 action |= ATA_EH_SOFTRESET;
 898                 ata_ehi_push_desc(ehi, ", interface fatal error");
 899         }
 900
 901         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
 902                 ata_ehi_hotplugged(ehi);
 903                 ata_ehi_push_desc(ehi, ", %s", irq_stat & PORT_IRQ_CONNECT ?
 904                         "connection status changed" : "PHY RDY changed");
 905         }
 906
 907         if (irq_stat & PORT_IRQ_UNK_FIS) {
 908                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
 909
 910                 err_mask |= AC_ERR_HSM;
 911                 action |= ATA_EH_SOFTRESET;
 912                 ata_ehi_push_desc(ehi, ", unknown FIS %08x %08x %08x %08x",
 913                                   unk[0], unk[1], unk[2], unk[3]);
 914         }
 915
 916         /* okay, let's hand over to EH */
 917         ehi->serror |= serror;
 918         ehi->action |= action;
 919
 920         qc = ata_qc_from_tag(ap, ap->active_tag);
 921         if (qc)
 922                 qc->err_mask |= err_mask;
 923         else
 924                 ehi->err_mask |= err_mask;
 925
 926         if (irq_stat & PORT_IRQ_FREEZE)
 927                 ata_port_freeze(ap);
 928         else
 929                 ata_port_abort(ap);
 930 }
 931
 932 static void ahci_host_intr(struct ata_port *ap)
 933 {
 934         void __iomem *mmio = ap->host_set->mmio_base;
 935         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 936         struct ata_eh_info *ehi = &ap->eh_info;
 937         u32 status, qc_active;
 938         int rc;
 939
 940         status = readl(port_mmio + PORT_IRQ_STAT);
 941         writel(status, port_mmio + PORT_IRQ_STAT);
 942
 943         if (unlikely(status & PORT_IRQ_ERROR)) {
 944                 ahci_error_intr(ap, status);
 945                 return;
 946         }
 947
 948         if (ap->sactive)
 949                 qc_active = readl(port_mmio + PORT_SCR_ACT);
 950         else
 951                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
 952
 953         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
 954         if (rc > 0)
 955                 return;
 956         if (rc < 0) {
 957                 ehi->err_mask |= AC_ERR_HSM;
 958                 ehi->action |= ATA_EH_SOFTRESET;
 959                 ata_port_freeze(ap);
 960                 return;
 961         }
 962
 963         /* hmmm... a spurious interupt */
 964
 965         /* some devices send D2H reg with I bit set during NCQ command phase */
 966         if (ap->sactive && status & PORT_IRQ_D2H_REG_FIS)
 967                 return;
 968
 969         /* ignore interim PIO setup fis interrupts */
 970         if (ata_tag_valid(ap->active_tag)) {
 971                 struct ata_queued_cmd *qc =
 972                         ata_qc_from_tag(ap, ap->active_tag);
 973
 974                 if (qc && qc->tf.protocol == ATA_PROT_PIO &&
 975                     (status & PORT_IRQ_PIOS_FIS))
 976                         return;
 977         }
 978
 979         if (ata_ratelimit())
 980                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
 981                                 "(irq_stat 0x%x active_tag %d sactive 0x%x)\n",
 982                                 status, ap->active_tag, ap->sactive);
 983 }
 984
 985 static void ahci_irq_clear(struct ata_port *ap)
 986 {
 987         /* TODO */
 988 }
 989
 990 static irqreturn_t ahci_interrupt(int irq, void *dev_instance, struct pt_regs *regs)
 991 {
 992         struct ata_host_set *host_set = dev_instance;
 993         struct ahci_host_priv *hpriv;
 994         unsigned int i, handled = 0;
 995         void __iomem *mmio;
 996         u32 irq_stat, irq_ack = 0;
 997
 998         VPRINTK("ENTER\n");
 999
1000         hpriv = host_set->private_data;
1001         mmio = host_set->mmio_base;
1002
1003         /* sigh.  0xffffffff is a valid return from h/w */
1004         irq_stat = readl(mmio + HOST_IRQ_STAT);
1005         irq_stat &= hpriv->port_map;
1006         if (!irq_stat)
1007                 return IRQ_NONE;
1008
1009         spin_lock(&host_set->lock);
1010
1011         for (i = 0; i < host_set->n_ports; i++) {
1012                 struct ata_port *ap;
1013
1014                 if (!(irq_stat & (1 << i)))
1015                         continue;
1016
1017                 ap = host_set->ports[i];
1018                 if (ap) {
1019                         ahci_host_intr(ap);
1020                         VPRINTK("port %u\n", i);
1021                 } else {
1022                         VPRINTK("port %u (no irq)\n", i);
1023                         if (ata_ratelimit())
1024                                 dev_printk(KERN_WARNING, host_set->dev,
1025                                         "interrupt on disabled port %u\n", i);
1026                 }
1027
1028                 irq_ack |= (1 << i);
1029         }
1030
1031         if (irq_ack) {
1032                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1033                 handled = 1;
1034         }
1035
1036         spin_unlock(&host_set->lock);
1037
1038         VPRINTK("EXIT\n");
1039
1040         return IRQ_RETVAL(handled);
1041 }
1042
1043 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1044 {
1045         struct ata_port *ap = qc->ap;
1046         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
1047
1048         if (qc->tf.protocol == ATA_PROT_NCQ)
1049                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1050         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1051         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1052
1053         return 0;
1054 }
1055
1056 static void ahci_freeze(struct ata_port *ap)
1057 {
1058         void __iomem *mmio = ap->host_set->mmio_base;
1059         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1060
1061         /* turn IRQ off */
1062         writel(0, port_mmio + PORT_IRQ_MASK);
1063 }
1064
1065 static void ahci_thaw(struct ata_port *ap)
1066 {
1067         void __iomem *mmio = ap->host_set->mmio_base;
1068         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1069         u32 tmp;
1070
1071         /* clear IRQ */
1072         tmp = readl(port_mmio + PORT_IRQ_STAT);
1073         writel(tmp, port_mmio + PORT_IRQ_STAT);
1074         writel(1 << ap->id, mmio + HOST_IRQ_STAT);
1075
1076         /* turn IRQ back on */
1077         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
1078 }
1079
1080 static void ahci_error_handler(struct ata_port *ap)
1081 {
1082         void __iomem *mmio = ap->host_set->mmio_base;
1083         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1084
1085         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1086                 /* restart engine */
1087                 ahci_stop_engine(port_mmio);
1088                 ahci_start_engine(port_mmio);
1089         }
1090
1091         /* perform recovery */
1092         ata_do_eh(ap, ahci_prereset, ahci_softreset, ahci_hardreset,
1093                   ahci_postreset);
1094 }
1095
1096 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1097 {
1098         struct ata_port *ap = qc->ap;
1099         void __iomem *mmio = ap->host_set->mmio_base;
1100         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1101
1102         if (qc->flags & ATA_QCFLAG_FAILED)
1103                 qc->err_mask |= AC_ERR_OTHER;
1104
1105         if (qc->err_mask) {
1106                 /* make DMA engine forget about the failed command */
1107                 ahci_stop_engine(port_mmio);
1108                 ahci_start_engine(port_mmio);
1109         }
1110 }
1111
1112 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
1113                             unsigned int port_idx)
1114 {
1115         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
1116         base = ahci_port_base_ul(base, port_idx);
1117         VPRINTK("base now==0x%lx\n", base);
1118
1119         port->cmd_addr          = base;
1120         port->scr_addr          = base + PORT_SCR;
1121
1122         VPRINTK("EXIT\n");
1123 }
1124
1125 static int ahci_host_init(struct ata_probe_ent *probe_ent)
1126 {
1127         struct ahci_host_priv *hpriv = probe_ent->private_data;
1128         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1129         void __iomem *mmio = probe_ent->mmio_base;
1130         u32 tmp, cap_save;
1131         unsigned int i, j, using_dac;
1132         int rc;
1133         void __iomem *port_mmio;
1134
1135         cap_save = readl(mmio + HOST_CAP);
1136         cap_save &= ( (1<<28) | (1<<17) );
1137         cap_save |= (1 << 27);
1138
1139         /* global controller reset */
1140         tmp = readl(mmio + HOST_CTL);
1141         if ((tmp & HOST_RESET) == 0) {
1142                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
1143                 readl(mmio + HOST_CTL); /* flush */
1144         }
1145
1146         /* reset must complete within 1 second, or
1147          * the hardware should be considered fried.
1148          */
1149         ssleep(1);
1150
1151         tmp = readl(mmio + HOST_CTL);
1152         if (tmp & HOST_RESET) {
1153                 dev_printk(KERN_ERR, &pdev->dev,
1154                            "controller reset failed (0x%x)\n", tmp);
1155                 return -EIO;
1156         }
1157
1158         writel(HOST_AHCI_EN, mmio + HOST_CTL);
1159         (void) readl(mmio + HOST_CTL);  /* flush */
1160         writel(cap_save, mmio + HOST_CAP);
1161         writel(0xf, mmio + HOST_PORTS_IMPL);
1162         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
1163
1164         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
1165                 u16 tmp16;
1166
1167                 pci_read_config_word(pdev, 0x92, &tmp16);
1168                 tmp16 |= 0xf;
1169                 pci_write_config_word(pdev, 0x92, tmp16);
1170         }
1171
1172         hpriv->cap = readl(mmio + HOST_CAP);
1173         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
1174         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
1175
1176         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
1177                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
1178
1179         using_dac = hpriv->cap & HOST_CAP_64;
1180         if (using_dac &&
1181             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1182                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1183                 if (rc) {
1184                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1185                         if (rc) {
1186                                 dev_printk(KERN_ERR, &pdev->dev,
1187                                            "64-bit DMA enable failed\n");
1188                                 return rc;
1189                         }
1190                 }
1191         } else {
1192                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1193                 if (rc) {
1194                         dev_printk(KERN_ERR, &pdev->dev,
1195                                    "32-bit DMA enable failed\n");
1196                         return rc;
1197                 }
1198                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1199                 if (rc) {
1200                         dev_printk(KERN_ERR, &pdev->dev,
1201                                    "32-bit consistent DMA enable failed\n");
1202                         return rc;
1203                 }
1204         }
1205
1206         for (i = 0; i < probe_ent->n_ports; i++) {
1207 #if 0 /* BIOSen initialize this incorrectly */
1208                 if (!(hpriv->port_map & (1 << i)))
1209                         continue;
1210 #endif
1211
1212                 port_mmio = ahci_port_base(mmio, i);
1213                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
1214
1215                 ahci_setup_port(&probe_ent->port[i],
1216                                 (unsigned long) mmio, i);
1217
1218                 /* make sure port is not active */
1219                 tmp = readl(port_mmio + PORT_CMD);
1220                 VPRINTK("PORT_CMD 0x%x\n", tmp);
1221                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
1222                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
1223                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
1224                                  PORT_CMD_FIS_RX | PORT_CMD_START);
1225                         writel(tmp, port_mmio + PORT_CMD);
1226                         readl(port_mmio + PORT_CMD); /* flush */
1227
1228                         /* spec says 500 msecs for each bit, so
1229                          * this is slightly incorrect.
1230                          */
1231                         msleep(500);
1232                 }
1233
1234                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
1235
1236                 j = 0;
1237                 while (j < 100) {
1238                         msleep(10);
1239                         tmp = readl(port_mmio + PORT_SCR_STAT);
1240                         if ((tmp & 0xf) == 0x3)
1241                                 break;
1242                         j++;
1243                 }
1244
1245                 tmp = readl(port_mmio + PORT_SCR_ERR);
1246                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
1247                 writel(tmp, port_mmio + PORT_SCR_ERR);
1248
1249                 /* ack any pending irq events for this port */
1250                 tmp = readl(port_mmio + PORT_IRQ_STAT);
1251                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
1252                 if (tmp)
1253                         writel(tmp, port_mmio + PORT_IRQ_STAT);
1254
1255                 writel(1 << i, mmio + HOST_IRQ_STAT);
1256         }
1257
1258         tmp = readl(mmio + HOST_CTL);
1259         VPRINTK("HOST_CTL 0x%x\n", tmp);
1260         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
1261         tmp = readl(mmio + HOST_CTL);
1262         VPRINTK("HOST_CTL 0x%x\n", tmp);
1263
1264         pci_set_master(pdev);
1265
1266         return 0;
1267 }
1268
1269 static void ahci_print_info(struct ata_probe_ent *probe_ent)
1270 {
1271         struct ahci_host_priv *hpriv = probe_ent->private_data;
1272         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1273         void __iomem *mmio = probe_ent->mmio_base;
1274         u32 vers, cap, impl, speed;
1275         const char *speed_s;
1276         u16 cc;
1277         const char *scc_s;
1278
1279         vers = readl(mmio + HOST_VERSION);
1280         cap = hpriv->cap;
1281         impl = hpriv->port_map;
1282
1283         speed = (cap >> 20) & 0xf;
1284         if (speed == 1)
1285                 speed_s = "1.5";
1286         else if (speed == 2)
1287                 speed_s = "3";
1288         else
1289                 speed_s = "?";
1290
1291         pci_read_config_word(pdev, 0x0a, &cc);
1292         if (cc == 0x0101)
1293                 scc_s = "IDE";
1294         else if (cc == 0x0106)
1295                 scc_s = "SATA";
1296         else if (cc == 0x0104)
1297                 scc_s = "RAID";
1298         else
1299                 scc_s = "unknown";
1300
1301         dev_printk(KERN_INFO, &pdev->dev,
1302                 "AHCI %02x%02x.%02x%02x "
1303                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1304                 ,
1305
1306                 (vers >> 24) & 0xff,
1307                 (vers >> 16) & 0xff,
1308                 (vers >> 8) & 0xff,
1309                 vers & 0xff,
1310
1311                 ((cap >> 8) & 0x1f) + 1,
1312                 (cap & 0x1f) + 1,
1313                 speed_s,
1314                 impl,
1315                 scc_s);
1316
1317         dev_printk(KERN_INFO, &pdev->dev,
1318                 "flags: "
1319                 "%s%s%s%s%s%s"
1320                 "%s%s%s%s%s%s%s\n"
1321                 ,
1322
1323                 cap & (1 << 31) ? "64bit " : "",
1324                 cap & (1 << 30) ? "ncq " : "",
1325                 cap & (1 << 28) ? "ilck " : "",
1326                 cap & (1 << 27) ? "stag " : "",
1327                 cap & (1 << 26) ? "pm " : "",
1328                 cap & (1 << 25) ? "led " : "",
1329
1330                 cap & (1 << 24) ? "clo " : "",
1331                 cap & (1 << 19) ? "nz " : "",
1332                 cap & (1 << 18) ? "only " : "",
1333                 cap & (1 << 17) ? "pmp " : "",
1334                 cap & (1 << 15) ? "pio " : "",
1335                 cap & (1 << 14) ? "slum " : "",
1336                 cap & (1 << 13) ? "part " : ""
1337                 );
1338 }
1339
1340 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1341 {
1342         static int printed_version;
1343         struct ata_probe_ent *probe_ent = NULL;
1344         struct ahci_host_priv *hpriv;
1345         unsigned long base;
1346         void __iomem *mmio_base;
1347         unsigned int board_idx = (unsigned int) ent->driver_data;
1348         int have_msi, pci_dev_busy = 0;
1349         int rc;
1350
1351         VPRINTK("ENTER\n");
1352
1353         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1354
1355         if (!printed_version++)
1356                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1357
1358         /* JMicron-specific fixup: make sure we're in AHCI mode */
1359         /* This is protected from races with ata_jmicron by the pci probe
1360            locking */
1361         if (pdev->vendor == PCI_VENDOR_ID_JMICRON) {
1362                 /* AHCI enable, AHCI on function 0 */
1363                 pci_write_config_byte(pdev, 0x41, 0xa1);
1364                 /* Function 1 is the PATA controller */
1365                 if (PCI_FUNC(pdev->devfn))
1366                         return -ENODEV;
1367         }
1368
1369         rc = pci_enable_device(pdev);
1370         if (rc)
1371                 return rc;
1372
1373         rc = pci_request_regions(pdev, DRV_NAME);
1374         if (rc) {
1375                 pci_dev_busy = 1;
1376                 goto err_out;
1377         }
1378
1379         if (pci_enable_msi(pdev) == 0)
1380                 have_msi = 1;
1381         else {
1382                 pci_intx(pdev, 1);
1383                 have_msi = 0;
1384         }
1385
1386         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1387         if (probe_ent == NULL) {
1388                 rc = -ENOMEM;
1389                 goto err_out_msi;
1390         }
1391
1392         memset(probe_ent, 0, sizeof(*probe_ent));
1393         probe_ent->dev = pci_dev_to_dev(pdev);
1394         INIT_LIST_HEAD(&probe_ent->node);
1395
1396         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1397         if (mmio_base == NULL) {
1398                 rc = -ENOMEM;
1399                 goto err_out_free_ent;
1400         }
1401         base = (unsigned long) mmio_base;
1402
1403         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1404         if (!hpriv) {
1405                 rc = -ENOMEM;
1406                 goto err_out_iounmap;
1407         }
1408         memset(hpriv, 0, sizeof(*hpriv));
1409
1410         probe_ent->sht          = ahci_port_info[board_idx].sht;
1411         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1412         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1413         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1414         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1415
1416         probe_ent->irq = pdev->irq;
1417         probe_ent->irq_flags = IRQF_SHARED;
1418         probe_ent->mmio_base = mmio_base;
1419         probe_ent->private_data = hpriv;
1420
1421         if (have_msi)
1422                 hpriv->flags |= AHCI_FLAG_MSI;
1423
1424         /* initialize adapter */
1425         rc = ahci_host_init(probe_ent);
1426         if (rc)
1427                 goto err_out_hpriv;
1428
1429         if (!(probe_ent->host_flags & AHCI_FLAG_NO_NCQ) &&
1430             (hpriv->cap & HOST_CAP_NCQ))
1431                 probe_ent->host_flags |= ATA_FLAG_NCQ;
1432
1433         ahci_print_info(probe_ent);
1434
1435         /* FIXME: check ata_device_add return value */
1436         ata_device_add(probe_ent);
1437         kfree(probe_ent);
1438
1439         return 0;
1440
1441 err_out_hpriv:
1442         kfree(hpriv);
1443 err_out_iounmap:
1444         pci_iounmap(pdev, mmio_base);
1445 err_out_free_ent:
1446         kfree(probe_ent);
1447 err_out_msi:
1448         if (have_msi)
1449                 pci_disable_msi(pdev);
1450         else
1451                 pci_intx(pdev, 0);
1452         pci_release_regions(pdev);
1453 err_out:
1454         if (!pci_dev_busy)
1455                 pci_disable_device(pdev);
1456         return rc;
1457 }
1458
1459 static void ahci_remove_one (struct pci_dev *pdev)
1460 {
1461         struct device *dev = pci_dev_to_dev(pdev);
1462         struct ata_host_set *host_set = dev_get_drvdata(dev);
1463         struct ahci_host_priv *hpriv = host_set->private_data;
1464         unsigned int i;
1465         int have_msi;
1466
1467         for (i = 0; i < host_set->n_ports; i++)
1468                 ata_port_detach(host_set->ports[i]);
1469
1470         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1471         free_irq(host_set->irq, host_set);
1472
1473         for (i = 0; i < host_set->n_ports; i++) {
1474                 struct ata_port *ap = host_set->ports[i];
1475
1476                 ata_scsi_release(ap->host);
1477                 scsi_host_put(ap->host);
1478         }
1479
1480         kfree(hpriv);
1481         pci_iounmap(pdev, host_set->mmio_base);
1482         kfree(host_set);
1483
1484         if (have_msi)
1485                 pci_disable_msi(pdev);
1486         else
1487                 pci_intx(pdev, 0);
1488         pci_release_regions(pdev);
1489         pci_disable_device(pdev);
1490         dev_set_drvdata(dev, NULL);
1491 }
1492
1493 static int __init ahci_init(void)
1494 {
1495         return pci_module_init(&ahci_pci_driver);
1496 }
1497
1498 static void __exit ahci_exit(void)
1499 {
1500         pci_unregister_driver(&ahci_pci_driver);
1501 }
1502
1503
1504 MODULE_AUTHOR("Jeff Garzik");
1505 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1506 MODULE_LICENSE("GPL");
1507 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1508 MODULE_VERSION(DRV_VERSION);
1509
1510 module_init(ahci_init);
1511 module_exit(ahci_exit);