err.no Git - linux-2.6/blob - drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/sched.h>
  43 #include <linux/dma-mapping.h>
  44 #include <linux/device.h>
  45 #include <scsi/scsi_host.h>
  46 #include <scsi/scsi_cmnd.h>
  47 #include <linux/libata.h>
  48 #include <asm/io.h>
  49
  50 #define DRV_NAME        "ahci"
  51 #define DRV_VERSION     "1.3"
  52
  53
  54 enum {
  55         AHCI_PCI_BAR            = 5,
  56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  57         AHCI_DMA_BOUNDARY       = 0xffffffff,
  58         AHCI_USE_CLUSTERING     = 0,
  59         AHCI_MAX_CMDS           = 32,
  60         AHCI_CMD_SZ             = 32,
  61         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
  62         AHCI_RX_FIS_SZ          = 256,
  63         AHCI_CMD_TBL_CDB        = 0x40,
  64         AHCI_CMD_TBL_HDR_SZ     = 0x80,
  65         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
  66         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
  67         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
  68                                   AHCI_RX_FIS_SZ,
  69         AHCI_IRQ_ON_SG          = (1 << 31),
  70         AHCI_CMD_ATAPI          = (1 << 5),
  71         AHCI_CMD_WRITE          = (1 << 6),
  72         AHCI_CMD_PREFETCH       = (1 << 7),
  73         AHCI_CMD_RESET          = (1 << 8),
  74         AHCI_CMD_CLR_BUSY       = (1 << 10),
  75
  76         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
  78
  79         board_ahci              = 0,
  80         board_ahci_vt8251       = 1,
  81
  82         /* global controller registers */
  83         HOST_CAP                = 0x00, /* host capabilities */
  84         HOST_CTL                = 0x04, /* global host control */
  85         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  86         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  87         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  88
  89         /* HOST_CTL bits */
  90         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  91         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  92         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  93
  94         /* HOST_CAP bits */
  95         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
  96         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
  97         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  98
  99         /* registers for each SATA port */
 100         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
 101         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
 102         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
 103         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
 104         PORT_IRQ_STAT           = 0x10, /* interrupt status */
 105         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 106         PORT_CMD                = 0x18, /* port command */
 107         PORT_TFDATA             = 0x20, /* taskfile data */
 108         PORT_SIG                = 0x24, /* device TF signature */
 109         PORT_CMD_ISSUE          = 0x38, /* command issue */
 110         PORT_SCR                = 0x28, /* SATA phy register block */
 111         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 112         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 113         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 114         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 115
 116         /* PORT_IRQ_{STAT,MASK} bits */
 117         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 118         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 119         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 120         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 121         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 122         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 123         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 124         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 125
 126         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 127         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 128         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 129         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 130         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 131         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 132         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 133         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 134         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 135
 136         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
 137                                   PORT_IRQ_IF_ERR |
 138                                   PORT_IRQ_CONNECT |
 139                                   PORT_IRQ_PHYRDY |
 140                                   PORT_IRQ_UNK_FIS,
 141         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
 142                                   PORT_IRQ_TF_ERR |
 143                                   PORT_IRQ_HBUS_DATA_ERR,
 144         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
 145                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
 146                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
 147
 148         /* PORT_CMD bits */
 149         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 150         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 151         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 152         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 153         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 154         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 155         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 156         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 157
 158         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 159         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 160         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 161
 162         /* hpriv->flags bits */
 163         AHCI_FLAG_MSI           = (1 << 0),
 164
 165         /* ap->flags bits */
 166         AHCI_FLAG_RESET_NEEDS_CLO       = (1 << 24),
 167 };
 168
 169 struct ahci_cmd_hdr {
 170         u32                     opts;
 171         u32                     status;
 172         u32                     tbl_addr;
 173         u32                     tbl_addr_hi;
 174         u32                     reserved[4];
 175 };
 176
 177 struct ahci_sg {
 178         u32                     addr;
 179         u32                     addr_hi;
 180         u32                     reserved;
 181         u32                     flags_size;
 182 };
 183
 184 struct ahci_host_priv {
 185         unsigned long           flags;
 186         u32                     cap;    /* cache of HOST_CAP register */
 187         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 188 };
 189
 190 struct ahci_port_priv {
 191         struct ahci_cmd_hdr     *cmd_slot;
 192         dma_addr_t              cmd_slot_dma;
 193         void                    *cmd_tbl;
 194         dma_addr_t              cmd_tbl_dma;
 195         void                    *rx_fis;
 196         dma_addr_t              rx_fis_dma;
 197 };
 198
 199 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 200 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 201 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 202 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 203 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 204 static void ahci_irq_clear(struct ata_port *ap);
 205 static int ahci_port_start(struct ata_port *ap);
 206 static void ahci_port_stop(struct ata_port *ap);
 207 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 208 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 209 static u8 ahci_check_status(struct ata_port *ap);
 210 static void ahci_freeze(struct ata_port *ap);
 211 static void ahci_thaw(struct ata_port *ap);
 212 static void ahci_error_handler(struct ata_port *ap);
 213 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
 214 static void ahci_remove_one (struct pci_dev *pdev);
 215
 216 static struct scsi_host_template ahci_sht = {
 217         .module                 = THIS_MODULE,
 218         .name                   = DRV_NAME,
 219         .ioctl                  = ata_scsi_ioctl,
 220         .queuecommand           = ata_scsi_queuecmd,
 221         .change_queue_depth     = ata_scsi_change_queue_depth,
 222         .can_queue              = AHCI_MAX_CMDS - 1,
 223         .this_id                = ATA_SHT_THIS_ID,
 224         .sg_tablesize           = AHCI_MAX_SG,
 225         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 226         .emulated               = ATA_SHT_EMULATED,
 227         .use_clustering         = AHCI_USE_CLUSTERING,
 228         .proc_name              = DRV_NAME,
 229         .dma_boundary           = AHCI_DMA_BOUNDARY,
 230         .slave_configure        = ata_scsi_slave_config,
 231         .slave_destroy          = ata_scsi_slave_destroy,
 232         .bios_param             = ata_std_bios_param,
 233 };
 234
 235 static const struct ata_port_operations ahci_ops = {
 236         .port_disable           = ata_port_disable,
 237
 238         .check_status           = ahci_check_status,
 239         .check_altstatus        = ahci_check_status,
 240         .dev_select             = ata_noop_dev_select,
 241
 242         .tf_read                = ahci_tf_read,
 243
 244         .qc_prep                = ahci_qc_prep,
 245         .qc_issue               = ahci_qc_issue,
 246
 247         .irq_handler            = ahci_interrupt,
 248         .irq_clear              = ahci_irq_clear,
 249
 250         .scr_read               = ahci_scr_read,
 251         .scr_write              = ahci_scr_write,
 252
 253         .freeze                 = ahci_freeze,
 254         .thaw                   = ahci_thaw,
 255
 256         .error_handler          = ahci_error_handler,
 257         .post_internal_cmd      = ahci_post_internal_cmd,
 258
 259         .port_start             = ahci_port_start,
 260         .port_stop              = ahci_port_stop,
 261 };
 262
 263 static const struct ata_port_info ahci_port_info[] = {
 264         /* board_ahci */
 265         {
 266                 .sht            = &ahci_sht,
 267                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 268                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 269                                   ATA_FLAG_SKIP_D2H_BSY,
 270                 .pio_mask       = 0x1f, /* pio0-4 */
 271                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 272                 .port_ops       = &ahci_ops,
 273         },
 274         /* board_ahci_vt8251 */
 275         {
 276                 .sht            = &ahci_sht,
 277                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 278                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 279                                   ATA_FLAG_SKIP_D2H_BSY |
 280                                   AHCI_FLAG_RESET_NEEDS_CLO,
 281                 .pio_mask       = 0x1f, /* pio0-4 */
 282                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 283                 .port_ops       = &ahci_ops,
 284         },
 285 };
 286
 287 static const struct pci_device_id ahci_pci_tbl[] = {
 288         /* Intel */
 289         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 290           board_ahci }, /* ICH6 */
 291         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 292           board_ahci }, /* ICH6M */
 293         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 294           board_ahci }, /* ICH7 */
 295         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 296           board_ahci }, /* ICH7M */
 297         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 298           board_ahci }, /* ICH7R */
 299         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 300           board_ahci }, /* ULi M5288 */
 301         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 302           board_ahci }, /* ESB2 */
 303         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 304           board_ahci }, /* ESB2 */
 305         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 306           board_ahci }, /* ESB2 */
 307         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 308           board_ahci }, /* ICH7-M DH */
 309         { PCI_VENDOR_ID_INTEL, 0x2821, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 310           board_ahci }, /* ICH8 */
 311         { PCI_VENDOR_ID_INTEL, 0x2822, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 312           board_ahci }, /* ICH8 */
 313         { PCI_VENDOR_ID_INTEL, 0x2824, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 314           board_ahci }, /* ICH8 */
 315         { PCI_VENDOR_ID_INTEL, 0x2829, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 316           board_ahci }, /* ICH8M */
 317         { PCI_VENDOR_ID_INTEL, 0x282a, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 318           board_ahci }, /* ICH8M */
 319
 320         /* JMicron */
 321         { 0x197b, 0x2360, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 322           board_ahci }, /* JMicron JMB360 */
 323         { 0x197b, 0x2361, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 324           board_ahci }, /* JMicron JMB361 */
 325         { 0x197b, 0x2363, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 326           board_ahci }, /* JMicron JMB363 */
 327         { 0x197b, 0x2365, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 328           board_ahci }, /* JMicron JMB365 */
 329         { 0x197b, 0x2366, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 330           board_ahci }, /* JMicron JMB366 */
 331
 332         /* ATI */
 333         { PCI_VENDOR_ID_ATI, 0x4380, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 334           board_ahci }, /* ATI SB600 non-raid */
 335         { PCI_VENDOR_ID_ATI, 0x4381, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 336           board_ahci }, /* ATI SB600 raid */
 337
 338         /* VIA */
 339         { PCI_VENDOR_ID_VIA, 0x3349, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 340           board_ahci_vt8251 }, /* VIA VT8251 */
 341
 342         /* NVIDIA */
 343         { PCI_VENDOR_ID_NVIDIA, 0x044c, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 344           board_ahci },         /* MCP65 */
 345         { PCI_VENDOR_ID_NVIDIA, 0x044d, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 346           board_ahci },         /* MCP65 */
 347         { PCI_VENDOR_ID_NVIDIA, 0x044e, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 348           board_ahci },         /* MCP65 */
 349         { PCI_VENDOR_ID_NVIDIA, 0x044f, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 350           board_ahci },         /* MCP65 */
 351
 352         { }     /* terminate list */
 353 };
 354
 355
 356 static struct pci_driver ahci_pci_driver = {
 357         .name                   = DRV_NAME,
 358         .id_table               = ahci_pci_tbl,
 359         .probe                  = ahci_init_one,
 360         .remove                 = ahci_remove_one,
 361 };
 362
 363
 364 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 365 {
 366         return base + 0x100 + (port * 0x80);
 367 }
 368
 369 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
 370 {
 371         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
 372 }
 373
 374 static int ahci_port_start(struct ata_port *ap)
 375 {
 376         struct device *dev = ap->host_set->dev;
 377         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 378         struct ahci_port_priv *pp;
 379         void __iomem *mmio = ap->host_set->mmio_base;
 380         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 381         void *mem;
 382         dma_addr_t mem_dma;
 383         int rc;
 384
 385         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 386         if (!pp)
 387                 return -ENOMEM;
 388         memset(pp, 0, sizeof(*pp));
 389
 390         rc = ata_pad_alloc(ap, dev);
 391         if (rc) {
 392                 kfree(pp);
 393                 return rc;
 394         }
 395
 396         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 397         if (!mem) {
 398                 ata_pad_free(ap, dev);
 399                 kfree(pp);
 400                 return -ENOMEM;
 401         }
 402         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 403
 404         /*
 405          * First item in chunk of DMA memory: 32-slot command table,
 406          * 32 bytes each in size
 407          */
 408         pp->cmd_slot = mem;
 409         pp->cmd_slot_dma = mem_dma;
 410
 411         mem += AHCI_CMD_SLOT_SZ;
 412         mem_dma += AHCI_CMD_SLOT_SZ;
 413
 414         /*
 415          * Second item: Received-FIS area
 416          */
 417         pp->rx_fis = mem;
 418         pp->rx_fis_dma = mem_dma;
 419
 420         mem += AHCI_RX_FIS_SZ;
 421         mem_dma += AHCI_RX_FIS_SZ;
 422
 423         /*
 424          * Third item: data area for storing a single command
 425          * and its scatter-gather table
 426          */
 427         pp->cmd_tbl = mem;
 428         pp->cmd_tbl_dma = mem_dma;
 429
 430         ap->private_data = pp;
 431
 432         if (hpriv->cap & HOST_CAP_64)
 433                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 434         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 435         readl(port_mmio + PORT_LST_ADDR); /* flush */
 436
 437         if (hpriv->cap & HOST_CAP_64)
 438                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 439         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 440         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 441
 442         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 443                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 444                PORT_CMD_START, port_mmio + PORT_CMD);
 445         readl(port_mmio + PORT_CMD); /* flush */
 446
 447         return 0;
 448 }
 449
 450
 451 static void ahci_port_stop(struct ata_port *ap)
 452 {
 453         struct device *dev = ap->host_set->dev;
 454         struct ahci_port_priv *pp = ap->private_data;
 455         void __iomem *mmio = ap->host_set->mmio_base;
 456         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 457         u32 tmp;
 458
 459         tmp = readl(port_mmio + PORT_CMD);
 460         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 461         writel(tmp, port_mmio + PORT_CMD);
 462         readl(port_mmio + PORT_CMD); /* flush */
 463
 464         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 465          * this is slightly incorrect.
 466          */
 467         msleep(500);
 468
 469         ap->private_data = NULL;
 470         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 471                           pp->cmd_slot, pp->cmd_slot_dma);
 472         ata_pad_free(ap, dev);
 473         kfree(pp);
 474 }
 475
 476 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 477 {
 478         unsigned int sc_reg;
 479
 480         switch (sc_reg_in) {
 481         case SCR_STATUS:        sc_reg = 0; break;
 482         case SCR_CONTROL:       sc_reg = 1; break;
 483         case SCR_ERROR:         sc_reg = 2; break;
 484         case SCR_ACTIVE:        sc_reg = 3; break;
 485         default:
 486                 return 0xffffffffU;
 487         }
 488
 489         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 490 }
 491
 492
 493 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 494                                u32 val)
 495 {
 496         unsigned int sc_reg;
 497
 498         switch (sc_reg_in) {
 499         case SCR_STATUS:        sc_reg = 0; break;
 500         case SCR_CONTROL:       sc_reg = 1; break;
 501         case SCR_ERROR:         sc_reg = 2; break;
 502         case SCR_ACTIVE:        sc_reg = 3; break;
 503         default:
 504                 return;
 505         }
 506
 507         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 508 }
 509
 510 static int ahci_stop_engine(struct ata_port *ap)
 511 {
 512         void __iomem *mmio = ap->host_set->mmio_base;
 513         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 514         int work;
 515         u32 tmp;
 516
 517         tmp = readl(port_mmio + PORT_CMD);
 518         tmp &= ~PORT_CMD_START;
 519         writel(tmp, port_mmio + PORT_CMD);
 520
 521         /* wait for engine to stop.  TODO: this could be
 522          * as long as 500 msec
 523          */
 524         work = 1000;
 525         while (work-- > 0) {
 526                 tmp = readl(port_mmio + PORT_CMD);
 527                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 528                         return 0;
 529                 udelay(10);
 530         }
 531
 532         return -EIO;
 533 }
 534
 535 static void ahci_start_engine(struct ata_port *ap)
 536 {
 537         void __iomem *mmio = ap->host_set->mmio_base;
 538         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 539         u32 tmp;
 540
 541         tmp = readl(port_mmio + PORT_CMD);
 542         tmp |= PORT_CMD_START;
 543         writel(tmp, port_mmio + PORT_CMD);
 544         readl(port_mmio + PORT_CMD); /* flush */
 545 }
 546
 547 static unsigned int ahci_dev_classify(struct ata_port *ap)
 548 {
 549         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 550         struct ata_taskfile tf;
 551         u32 tmp;
 552
 553         tmp = readl(port_mmio + PORT_SIG);
 554         tf.lbah         = (tmp >> 24)   & 0xff;
 555         tf.lbam         = (tmp >> 16)   & 0xff;
 556         tf.lbal         = (tmp >> 8)    & 0xff;
 557         tf.nsect        = (tmp)         & 0xff;
 558
 559         return ata_dev_classify(&tf);
 560 }
 561
 562 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 563                                u32 opts)
 564 {
 565         dma_addr_t cmd_tbl_dma;
 566
 567         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
 568
 569         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
 570         pp->cmd_slot[tag].status = 0;
 571         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
 572         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
 573 }
 574
 575 static int ahci_clo(struct ata_port *ap)
 576 {
 577         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 578         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 579         u32 tmp;
 580
 581         if (!(hpriv->cap & HOST_CAP_CLO))
 582                 return -EOPNOTSUPP;
 583
 584         tmp = readl(port_mmio + PORT_CMD);
 585         tmp |= PORT_CMD_CLO;
 586         writel(tmp, port_mmio + PORT_CMD);
 587
 588         tmp = ata_wait_register(port_mmio + PORT_CMD,
 589                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
 590         if (tmp & PORT_CMD_CLO)
 591                 return -EIO;
 592
 593         return 0;
 594 }
 595
 596 static int ahci_prereset(struct ata_port *ap)
 597 {
 598         if ((ap->flags & AHCI_FLAG_RESET_NEEDS_CLO) &&
 599             (ata_busy_wait(ap, ATA_BUSY, 1000) & ATA_BUSY)) {
 600                 /* ATA_BUSY hasn't cleared, so send a CLO */
 601                 ahci_clo(ap);
 602         }
 603
 604         return ata_std_prereset(ap);
 605 }
 606
 607 static int ahci_softreset(struct ata_port *ap, unsigned int *class)
 608 {
 609         struct ahci_port_priv *pp = ap->private_data;
 610         void __iomem *mmio = ap->host_set->mmio_base;
 611         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 612         const u32 cmd_fis_len = 5; /* five dwords */
 613         const char *reason = NULL;
 614         struct ata_taskfile tf;
 615         u32 tmp;
 616         u8 *fis;
 617         int rc;
 618
 619         DPRINTK("ENTER\n");
 620
 621         if (ata_port_offline(ap)) {
 622                 DPRINTK("PHY reports no device\n");
 623                 *class = ATA_DEV_NONE;
 624                 return 0;
 625         }
 626
 627         /* prepare for SRST (AHCI-1.1 10.4.1) */
 628         rc = ahci_stop_engine(ap);
 629         if (rc) {
 630                 reason = "failed to stop engine";
 631                 goto fail_restart;
 632         }
 633
 634         /* check BUSY/DRQ, perform Command List Override if necessary */
 635         ahci_tf_read(ap, &tf);
 636         if (tf.command & (ATA_BUSY | ATA_DRQ)) {
 637                 rc = ahci_clo(ap);
 638
 639                 if (rc == -EOPNOTSUPP) {
 640                         reason = "port busy but CLO unavailable";
 641                         goto fail_restart;
 642                 } else if (rc) {
 643                         reason = "port busy but CLO failed";
 644                         goto fail_restart;
 645                 }
 646         }
 647
 648         /* restart engine */
 649         ahci_start_engine(ap);
 650
 651         ata_tf_init(ap->device, &tf);
 652         fis = pp->cmd_tbl;
 653
 654         /* issue the first D2H Register FIS */
 655         ahci_fill_cmd_slot(pp, 0,
 656                            cmd_fis_len | AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY);
 657
 658         tf.ctl |= ATA_SRST;
 659         ata_tf_to_fis(&tf, fis, 0);
 660         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
 661
 662         writel(1, port_mmio + PORT_CMD_ISSUE);
 663
 664         tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1, 1, 500);
 665         if (tmp & 0x1) {
 666                 rc = -EIO;
 667                 reason = "1st FIS failed";
 668                 goto fail;
 669         }
 670
 671         /* spec says at least 5us, but be generous and sleep for 1ms */
 672         msleep(1);
 673
 674         /* issue the second D2H Register FIS */
 675         ahci_fill_cmd_slot(pp, 0, cmd_fis_len);
 676
 677         tf.ctl &= ~ATA_SRST;
 678         ata_tf_to_fis(&tf, fis, 0);
 679         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
 680
 681         writel(1, port_mmio + PORT_CMD_ISSUE);
 682         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 683
 684         /* spec mandates ">= 2ms" before checking status.
 685          * We wait 150ms, because that was the magic delay used for
 686          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
 687          * between when the ATA command register is written, and then
 688          * status is checked.  Because waiting for "a while" before
 689          * checking status is fine, post SRST, we perform this magic
 690          * delay here as well.
 691          */
 692         msleep(150);
 693
 694         *class = ATA_DEV_NONE;
 695         if (ata_port_online(ap)) {
 696                 if (ata_busy_sleep(ap, ATA_TMOUT_BOOT_QUICK, ATA_TMOUT_BOOT)) {
 697                         rc = -EIO;
 698                         reason = "device not ready";
 699                         goto fail;
 700                 }
 701                 *class = ahci_dev_classify(ap);
 702         }
 703
 704         DPRINTK("EXIT, class=%u\n", *class);
 705         return 0;
 706
 707  fail_restart:
 708         ahci_start_engine(ap);
 709  fail:
 710         ata_port_printk(ap, KERN_ERR, "softreset failed (%s)\n", reason);
 711         return rc;
 712 }
 713
 714 static int ahci_hardreset(struct ata_port *ap, unsigned int *class)
 715 {
 716         struct ahci_port_priv *pp = ap->private_data;
 717         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 718         struct ata_taskfile tf;
 719         int rc;
 720
 721         DPRINTK("ENTER\n");
 722
 723         ahci_stop_engine(ap);
 724
 725         /* clear D2H reception area to properly wait for D2H FIS */
 726         ata_tf_init(ap->device, &tf);
 727         tf.command = 0xff;
 728         ata_tf_to_fis(&tf, d2h_fis, 0);
 729
 730         rc = sata_std_hardreset(ap, class);
 731
 732         ahci_start_engine(ap);
 733
 734         if (rc == 0 && ata_port_online(ap))
 735                 *class = ahci_dev_classify(ap);
 736         if (*class == ATA_DEV_UNKNOWN)
 737                 *class = ATA_DEV_NONE;
 738
 739         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
 740         return rc;
 741 }
 742
 743 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
 744 {
 745         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 746         u32 new_tmp, tmp;
 747
 748         ata_std_postreset(ap, class);
 749
 750         /* Make sure port's ATAPI bit is set appropriately */
 751         new_tmp = tmp = readl(port_mmio + PORT_CMD);
 752         if (*class == ATA_DEV_ATAPI)
 753                 new_tmp |= PORT_CMD_ATAPI;
 754         else
 755                 new_tmp &= ~PORT_CMD_ATAPI;
 756         if (new_tmp != tmp) {
 757                 writel(new_tmp, port_mmio + PORT_CMD);
 758                 readl(port_mmio + PORT_CMD); /* flush */
 759         }
 760 }
 761
 762 static u8 ahci_check_status(struct ata_port *ap)
 763 {
 764         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 765
 766         return readl(mmio + PORT_TFDATA) & 0xFF;
 767 }
 768
 769 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 770 {
 771         struct ahci_port_priv *pp = ap->private_data;
 772         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 773
 774         ata_tf_from_fis(d2h_fis, tf);
 775 }
 776
 777 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
 778 {
 779         struct scatterlist *sg;
 780         struct ahci_sg *ahci_sg;
 781         unsigned int n_sg = 0;
 782
 783         VPRINTK("ENTER\n");
 784
 785         /*
 786          * Next, the S/G list.
 787          */
 788         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
 789         ata_for_each_sg(sg, qc) {
 790                 dma_addr_t addr = sg_dma_address(sg);
 791                 u32 sg_len = sg_dma_len(sg);
 792
 793                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
 794                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
 795                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
 796
 797                 ahci_sg++;
 798                 n_sg++;
 799         }
 800
 801         return n_sg;
 802 }
 803
 804 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 805 {
 806         struct ata_port *ap = qc->ap;
 807         struct ahci_port_priv *pp = ap->private_data;
 808         int is_atapi = is_atapi_taskfile(&qc->tf);
 809         void *cmd_tbl;
 810         u32 opts;
 811         const u32 cmd_fis_len = 5; /* five dwords */
 812         unsigned int n_elem;
 813
 814         /*
 815          * Fill in command table information.  First, the header,
 816          * a SATA Register - Host to Device command FIS.
 817          */
 818         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
 819
 820         ata_tf_to_fis(&qc->tf, cmd_tbl, 0);
 821         if (is_atapi) {
 822                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 823                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
 824         }
 825
 826         n_elem = 0;
 827         if (qc->flags & ATA_QCFLAG_DMAMAP)
 828                 n_elem = ahci_fill_sg(qc, cmd_tbl);
 829
 830         /*
 831          * Fill in command slot information.
 832          */
 833         opts = cmd_fis_len | n_elem << 16;
 834         if (qc->tf.flags & ATA_TFLAG_WRITE)
 835                 opts |= AHCI_CMD_WRITE;
 836         if (is_atapi)
 837                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
 838
 839         ahci_fill_cmd_slot(pp, qc->tag, opts);
 840 }
 841
 842 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
 843 {
 844         struct ahci_port_priv *pp = ap->private_data;
 845         struct ata_eh_info *ehi = &ap->eh_info;
 846         unsigned int err_mask = 0, action = 0;
 847         struct ata_queued_cmd *qc;
 848         u32 serror;
 849
 850         ata_ehi_clear_desc(ehi);
 851
 852         /* AHCI needs SError cleared; otherwise, it might lock up */
 853         serror = ahci_scr_read(ap, SCR_ERROR);
 854         ahci_scr_write(ap, SCR_ERROR, serror);
 855
 856         /* analyze @irq_stat */
 857         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
 858
 859         if (irq_stat & PORT_IRQ_TF_ERR)
 860                 err_mask |= AC_ERR_DEV;
 861
 862         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
 863                 err_mask |= AC_ERR_HOST_BUS;
 864                 action |= ATA_EH_SOFTRESET;
 865         }
 866
 867         if (irq_stat & PORT_IRQ_IF_ERR) {
 868                 err_mask |= AC_ERR_ATA_BUS;
 869                 action |= ATA_EH_SOFTRESET;
 870                 ata_ehi_push_desc(ehi, ", interface fatal error");
 871         }
 872
 873         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
 874                 ata_ehi_hotplugged(ehi);
 875                 ata_ehi_push_desc(ehi, ", %s", irq_stat & PORT_IRQ_CONNECT ?
 876                         "connection status changed" : "PHY RDY changed");
 877         }
 878
 879         if (irq_stat & PORT_IRQ_UNK_FIS) {
 880                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
 881
 882                 err_mask |= AC_ERR_HSM;
 883                 action |= ATA_EH_SOFTRESET;
 884                 ata_ehi_push_desc(ehi, ", unknown FIS %08x %08x %08x %08x",
 885                                   unk[0], unk[1], unk[2], unk[3]);
 886         }
 887
 888         /* okay, let's hand over to EH */
 889         ehi->serror |= serror;
 890         ehi->action |= action;
 891
 892         qc = ata_qc_from_tag(ap, ap->active_tag);
 893         if (qc)
 894                 qc->err_mask |= err_mask;
 895         else
 896                 ehi->err_mask |= err_mask;
 897
 898         if (irq_stat & PORT_IRQ_FREEZE)
 899                 ata_port_freeze(ap);
 900         else
 901                 ata_port_abort(ap);
 902 }
 903
 904 static void ahci_host_intr(struct ata_port *ap)
 905 {
 906         void __iomem *mmio = ap->host_set->mmio_base;
 907         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 908         struct ata_eh_info *ehi = &ap->eh_info;
 909         u32 status, qc_active;
 910         int rc;
 911
 912         status = readl(port_mmio + PORT_IRQ_STAT);
 913         writel(status, port_mmio + PORT_IRQ_STAT);
 914
 915         if (unlikely(status & PORT_IRQ_ERROR)) {
 916                 ahci_error_intr(ap, status);
 917                 return;
 918         }
 919
 920         if (ap->sactive)
 921                 qc_active = readl(port_mmio + PORT_SCR_ACT);
 922         else
 923                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
 924
 925         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
 926         if (rc > 0)
 927                 return;
 928         if (rc < 0) {
 929                 ehi->err_mask |= AC_ERR_HSM;
 930                 ehi->action |= ATA_EH_SOFTRESET;
 931                 ata_port_freeze(ap);
 932                 return;
 933         }
 934
 935         /* hmmm... a spurious interupt */
 936
 937         /* some devices send D2H reg with I bit set during NCQ command phase */
 938         if (ap->sactive && status & PORT_IRQ_D2H_REG_FIS)
 939                 return;
 940
 941         /* ignore interim PIO setup fis interrupts */
 942         if (ata_tag_valid(ap->active_tag)) {
 943                 struct ata_queued_cmd *qc =
 944                         ata_qc_from_tag(ap, ap->active_tag);
 945
 946                 if (qc && qc->tf.protocol == ATA_PROT_PIO &&
 947                     (status & PORT_IRQ_PIOS_FIS))
 948                         return;
 949         }
 950
 951         if (ata_ratelimit())
 952                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
 953                                 "(irq_stat 0x%x active_tag %d sactive 0x%x)\n",
 954                                 status, ap->active_tag, ap->sactive);
 955 }
 956
 957 static void ahci_irq_clear(struct ata_port *ap)
 958 {
 959         /* TODO */
 960 }
 961
 962 static irqreturn_t ahci_interrupt(int irq, void *dev_instance, struct pt_regs *regs)
 963 {
 964         struct ata_host_set *host_set = dev_instance;
 965         struct ahci_host_priv *hpriv;
 966         unsigned int i, handled = 0;
 967         void __iomem *mmio;
 968         u32 irq_stat, irq_ack = 0;
 969
 970         VPRINTK("ENTER\n");
 971
 972         hpriv = host_set->private_data;
 973         mmio = host_set->mmio_base;
 974
 975         /* sigh.  0xffffffff is a valid return from h/w */
 976         irq_stat = readl(mmio + HOST_IRQ_STAT);
 977         irq_stat &= hpriv->port_map;
 978         if (!irq_stat)
 979                 return IRQ_NONE;
 980
 981         spin_lock(&host_set->lock);
 982
 983         for (i = 0; i < host_set->n_ports; i++) {
 984                 struct ata_port *ap;
 985
 986                 if (!(irq_stat & (1 << i)))
 987                         continue;
 988
 989                 ap = host_set->ports[i];
 990                 if (ap) {
 991                         ahci_host_intr(ap);
 992                         VPRINTK("port %u\n", i);
 993                 } else {
 994                         VPRINTK("port %u (no irq)\n", i);
 995                         if (ata_ratelimit())
 996                                 dev_printk(KERN_WARNING, host_set->dev,
 997                                         "interrupt on disabled port %u\n", i);
 998                 }
 999
1000                 irq_ack |= (1 << i);
1001         }
1002
1003         if (irq_ack) {
1004                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1005                 handled = 1;
1006         }
1007
1008         spin_unlock(&host_set->lock);
1009
1010         VPRINTK("EXIT\n");
1011
1012         return IRQ_RETVAL(handled);
1013 }
1014
1015 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1016 {
1017         struct ata_port *ap = qc->ap;
1018         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
1019
1020         if (qc->tf.protocol == ATA_PROT_NCQ)
1021                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1022         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1023         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1024
1025         return 0;
1026 }
1027
1028 static void ahci_freeze(struct ata_port *ap)
1029 {
1030         void __iomem *mmio = ap->host_set->mmio_base;
1031         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1032
1033         /* turn IRQ off */
1034         writel(0, port_mmio + PORT_IRQ_MASK);
1035 }
1036
1037 static void ahci_thaw(struct ata_port *ap)
1038 {
1039         void __iomem *mmio = ap->host_set->mmio_base;
1040         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1041         u32 tmp;
1042
1043         /* clear IRQ */
1044         tmp = readl(port_mmio + PORT_IRQ_STAT);
1045         writel(tmp, port_mmio + PORT_IRQ_STAT);
1046         writel(1 << ap->id, mmio + HOST_IRQ_STAT);
1047
1048         /* turn IRQ back on */
1049         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
1050 }
1051
1052 static void ahci_error_handler(struct ata_port *ap)
1053 {
1054         if (!(ap->flags & ATA_FLAG_FROZEN)) {
1055                 /* restart engine */
1056                 ahci_stop_engine(ap);
1057                 ahci_start_engine(ap);
1058         }
1059
1060         /* perform recovery */
1061         ata_do_eh(ap, ahci_prereset, ahci_softreset, ahci_hardreset,
1062                   ahci_postreset);
1063 }
1064
1065 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1066 {
1067         struct ata_port *ap = qc->ap;
1068
1069         if (qc->flags & ATA_QCFLAG_FAILED)
1070                 qc->err_mask |= AC_ERR_OTHER;
1071
1072         if (qc->err_mask) {
1073                 /* make DMA engine forget about the failed command */
1074                 ahci_stop_engine(ap);
1075                 ahci_start_engine(ap);
1076         }
1077 }
1078
1079 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
1080                             unsigned int port_idx)
1081 {
1082         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
1083         base = ahci_port_base_ul(base, port_idx);
1084         VPRINTK("base now==0x%lx\n", base);
1085
1086         port->cmd_addr          = base;
1087         port->scr_addr          = base + PORT_SCR;
1088
1089         VPRINTK("EXIT\n");
1090 }
1091
1092 static int ahci_host_init(struct ata_probe_ent *probe_ent)
1093 {
1094         struct ahci_host_priv *hpriv = probe_ent->private_data;
1095         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1096         void __iomem *mmio = probe_ent->mmio_base;
1097         u32 tmp, cap_save;
1098         unsigned int i, j, using_dac;
1099         int rc;
1100         void __iomem *port_mmio;
1101
1102         cap_save = readl(mmio + HOST_CAP);
1103         cap_save &= ( (1<<28) | (1<<17) );
1104         cap_save |= (1 << 27);
1105
1106         /* global controller reset */
1107         tmp = readl(mmio + HOST_CTL);
1108         if ((tmp & HOST_RESET) == 0) {
1109                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
1110                 readl(mmio + HOST_CTL); /* flush */
1111         }
1112
1113         /* reset must complete within 1 second, or
1114          * the hardware should be considered fried.
1115          */
1116         ssleep(1);
1117
1118         tmp = readl(mmio + HOST_CTL);
1119         if (tmp & HOST_RESET) {
1120                 dev_printk(KERN_ERR, &pdev->dev,
1121                            "controller reset failed (0x%x)\n", tmp);
1122                 return -EIO;
1123         }
1124
1125         writel(HOST_AHCI_EN, mmio + HOST_CTL);
1126         (void) readl(mmio + HOST_CTL);  /* flush */
1127         writel(cap_save, mmio + HOST_CAP);
1128         writel(0xf, mmio + HOST_PORTS_IMPL);
1129         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
1130
1131         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
1132                 u16 tmp16;
1133
1134                 pci_read_config_word(pdev, 0x92, &tmp16);
1135                 tmp16 |= 0xf;
1136                 pci_write_config_word(pdev, 0x92, tmp16);
1137         }
1138
1139         hpriv->cap = readl(mmio + HOST_CAP);
1140         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
1141         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
1142
1143         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
1144                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
1145
1146         using_dac = hpriv->cap & HOST_CAP_64;
1147         if (using_dac &&
1148             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1149                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1150                 if (rc) {
1151                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1152                         if (rc) {
1153                                 dev_printk(KERN_ERR, &pdev->dev,
1154                                            "64-bit DMA enable failed\n");
1155                                 return rc;
1156                         }
1157                 }
1158         } else {
1159                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1160                 if (rc) {
1161                         dev_printk(KERN_ERR, &pdev->dev,
1162                                    "32-bit DMA enable failed\n");
1163                         return rc;
1164                 }
1165                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1166                 if (rc) {
1167                         dev_printk(KERN_ERR, &pdev->dev,
1168                                    "32-bit consistent DMA enable failed\n");
1169                         return rc;
1170                 }
1171         }
1172
1173         for (i = 0; i < probe_ent->n_ports; i++) {
1174 #if 0 /* BIOSen initialize this incorrectly */
1175                 if (!(hpriv->port_map & (1 << i)))
1176                         continue;
1177 #endif
1178
1179                 port_mmio = ahci_port_base(mmio, i);
1180                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
1181
1182                 ahci_setup_port(&probe_ent->port[i],
1183                                 (unsigned long) mmio, i);
1184
1185                 /* make sure port is not active */
1186                 tmp = readl(port_mmio + PORT_CMD);
1187                 VPRINTK("PORT_CMD 0x%x\n", tmp);
1188                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
1189                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
1190                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
1191                                  PORT_CMD_FIS_RX | PORT_CMD_START);
1192                         writel(tmp, port_mmio + PORT_CMD);
1193                         readl(port_mmio + PORT_CMD); /* flush */
1194
1195                         /* spec says 500 msecs for each bit, so
1196                          * this is slightly incorrect.
1197                          */
1198                         msleep(500);
1199                 }
1200
1201                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
1202
1203                 j = 0;
1204                 while (j < 100) {
1205                         msleep(10);
1206                         tmp = readl(port_mmio + PORT_SCR_STAT);
1207                         if ((tmp & 0xf) == 0x3)
1208                                 break;
1209                         j++;
1210                 }
1211
1212                 tmp = readl(port_mmio + PORT_SCR_ERR);
1213                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
1214                 writel(tmp, port_mmio + PORT_SCR_ERR);
1215
1216                 /* ack any pending irq events for this port */
1217                 tmp = readl(port_mmio + PORT_IRQ_STAT);
1218                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
1219                 if (tmp)
1220                         writel(tmp, port_mmio + PORT_IRQ_STAT);
1221
1222                 writel(1 << i, mmio + HOST_IRQ_STAT);
1223         }
1224
1225         tmp = readl(mmio + HOST_CTL);
1226         VPRINTK("HOST_CTL 0x%x\n", tmp);
1227         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
1228         tmp = readl(mmio + HOST_CTL);
1229         VPRINTK("HOST_CTL 0x%x\n", tmp);
1230
1231         pci_set_master(pdev);
1232
1233         return 0;
1234 }
1235
1236 static void ahci_print_info(struct ata_probe_ent *probe_ent)
1237 {
1238         struct ahci_host_priv *hpriv = probe_ent->private_data;
1239         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1240         void __iomem *mmio = probe_ent->mmio_base;
1241         u32 vers, cap, impl, speed;
1242         const char *speed_s;
1243         u16 cc;
1244         const char *scc_s;
1245
1246         vers = readl(mmio + HOST_VERSION);
1247         cap = hpriv->cap;
1248         impl = hpriv->port_map;
1249
1250         speed = (cap >> 20) & 0xf;
1251         if (speed == 1)
1252                 speed_s = "1.5";
1253         else if (speed == 2)
1254                 speed_s = "3";
1255         else
1256                 speed_s = "?";
1257
1258         pci_read_config_word(pdev, 0x0a, &cc);
1259         if (cc == 0x0101)
1260                 scc_s = "IDE";
1261         else if (cc == 0x0106)
1262                 scc_s = "SATA";
1263         else if (cc == 0x0104)
1264                 scc_s = "RAID";
1265         else
1266                 scc_s = "unknown";
1267
1268         dev_printk(KERN_INFO, &pdev->dev,
1269                 "AHCI %02x%02x.%02x%02x "
1270                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1271                 ,
1272
1273                 (vers >> 24) & 0xff,
1274                 (vers >> 16) & 0xff,
1275                 (vers >> 8) & 0xff,
1276                 vers & 0xff,
1277
1278                 ((cap >> 8) & 0x1f) + 1,
1279                 (cap & 0x1f) + 1,
1280                 speed_s,
1281                 impl,
1282                 scc_s);
1283
1284         dev_printk(KERN_INFO, &pdev->dev,
1285                 "flags: "
1286                 "%s%s%s%s%s%s"
1287                 "%s%s%s%s%s%s%s\n"
1288                 ,
1289
1290                 cap & (1 << 31) ? "64bit " : "",
1291                 cap & (1 << 30) ? "ncq " : "",
1292                 cap & (1 << 28) ? "ilck " : "",
1293                 cap & (1 << 27) ? "stag " : "",
1294                 cap & (1 << 26) ? "pm " : "",
1295                 cap & (1 << 25) ? "led " : "",
1296
1297                 cap & (1 << 24) ? "clo " : "",
1298                 cap & (1 << 19) ? "nz " : "",
1299                 cap & (1 << 18) ? "only " : "",
1300                 cap & (1 << 17) ? "pmp " : "",
1301                 cap & (1 << 15) ? "pio " : "",
1302                 cap & (1 << 14) ? "slum " : "",
1303                 cap & (1 << 13) ? "part " : ""
1304                 );
1305 }
1306
1307 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1308 {
1309         static int printed_version;
1310         struct ata_probe_ent *probe_ent = NULL;
1311         struct ahci_host_priv *hpriv;
1312         unsigned long base;
1313         void __iomem *mmio_base;
1314         unsigned int board_idx = (unsigned int) ent->driver_data;
1315         int have_msi, pci_dev_busy = 0;
1316         int rc;
1317
1318         VPRINTK("ENTER\n");
1319
1320         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1321
1322         if (!printed_version++)
1323                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1324
1325         rc = pci_enable_device(pdev);
1326         if (rc)
1327                 return rc;
1328
1329         rc = pci_request_regions(pdev, DRV_NAME);
1330         if (rc) {
1331                 pci_dev_busy = 1;
1332                 goto err_out;
1333         }
1334
1335         if (pci_enable_msi(pdev) == 0)
1336                 have_msi = 1;
1337         else {
1338                 pci_intx(pdev, 1);
1339                 have_msi = 0;
1340         }
1341
1342         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1343         if (probe_ent == NULL) {
1344                 rc = -ENOMEM;
1345                 goto err_out_msi;
1346         }
1347
1348         memset(probe_ent, 0, sizeof(*probe_ent));
1349         probe_ent->dev = pci_dev_to_dev(pdev);
1350         INIT_LIST_HEAD(&probe_ent->node);
1351
1352         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1353         if (mmio_base == NULL) {
1354                 rc = -ENOMEM;
1355                 goto err_out_free_ent;
1356         }
1357         base = (unsigned long) mmio_base;
1358
1359         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1360         if (!hpriv) {
1361                 rc = -ENOMEM;
1362                 goto err_out_iounmap;
1363         }
1364         memset(hpriv, 0, sizeof(*hpriv));
1365
1366         probe_ent->sht          = ahci_port_info[board_idx].sht;
1367         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1368         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1369         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1370         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1371
1372         probe_ent->irq = pdev->irq;
1373         probe_ent->irq_flags = SA_SHIRQ;
1374         probe_ent->mmio_base = mmio_base;
1375         probe_ent->private_data = hpriv;
1376
1377         if (have_msi)
1378                 hpriv->flags |= AHCI_FLAG_MSI;
1379
1380         /* JMicron-specific fixup: make sure we're in AHCI mode */
1381         if (pdev->vendor == 0x197b)
1382                 pci_write_config_byte(pdev, 0x41, 0xa1);
1383
1384         /* initialize adapter */
1385         rc = ahci_host_init(probe_ent);
1386         if (rc)
1387                 goto err_out_hpriv;
1388
1389         if (hpriv->cap & HOST_CAP_NCQ)
1390                 probe_ent->host_flags |= ATA_FLAG_NCQ;
1391
1392         ahci_print_info(probe_ent);
1393
1394         /* FIXME: check ata_device_add return value */
1395         ata_device_add(probe_ent);
1396         kfree(probe_ent);
1397
1398         return 0;
1399
1400 err_out_hpriv:
1401         kfree(hpriv);
1402 err_out_iounmap:
1403         pci_iounmap(pdev, mmio_base);
1404 err_out_free_ent:
1405         kfree(probe_ent);
1406 err_out_msi:
1407         if (have_msi)
1408                 pci_disable_msi(pdev);
1409         else
1410                 pci_intx(pdev, 0);
1411         pci_release_regions(pdev);
1412 err_out:
1413         if (!pci_dev_busy)
1414                 pci_disable_device(pdev);
1415         return rc;
1416 }
1417
1418 static void ahci_remove_one (struct pci_dev *pdev)
1419 {
1420         struct device *dev = pci_dev_to_dev(pdev);
1421         struct ata_host_set *host_set = dev_get_drvdata(dev);
1422         struct ahci_host_priv *hpriv = host_set->private_data;
1423         unsigned int i;
1424         int have_msi;
1425
1426         for (i = 0; i < host_set->n_ports; i++)
1427                 ata_port_detach(host_set->ports[i]);
1428
1429         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1430         free_irq(host_set->irq, host_set);
1431
1432         for (i = 0; i < host_set->n_ports; i++) {
1433                 struct ata_port *ap = host_set->ports[i];
1434
1435                 ata_scsi_release(ap->host);
1436                 scsi_host_put(ap->host);
1437         }
1438
1439         kfree(hpriv);
1440         pci_iounmap(pdev, host_set->mmio_base);
1441         kfree(host_set);
1442
1443         if (have_msi)
1444                 pci_disable_msi(pdev);
1445         else
1446                 pci_intx(pdev, 0);
1447         pci_release_regions(pdev);
1448         pci_disable_device(pdev);
1449         dev_set_drvdata(dev, NULL);
1450 }
1451
1452 static int __init ahci_init(void)
1453 {
1454         return pci_module_init(&ahci_pci_driver);
1455 }
1456
1457 static void __exit ahci_exit(void)
1458 {
1459         pci_unregister_driver(&ahci_pci_driver);
1460 }
1461
1462
1463 MODULE_AUTHOR("Jeff Garzik");
1464 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1465 MODULE_LICENSE("GPL");
1466 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1467 MODULE_VERSION(DRV_VERSION);
1468
1469 module_init(ahci_init);
1470 module_exit(ahci_exit);