err.no Git - linux-2.6/blob - drivers/net/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, write to the Free Software
  22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  23  .
  24  . Information contained in this file was obtained from the LAN91C111
  25  . manual from SMC.  To get a copy, if you really want one, you can find
  26  . information under www.smsc.com.
  27  .
  28  . Authors
  29  .      Erik Stahlman           <erik@vt.edu>
  30  .      Daris A Nevil           <dnevil@snmc.com>
  31  .      Nicolas Pitre           <nico@cam.org>
  32  .
  33  ---------------------------------------------------------------------------*/
  34 #ifndef _SMC91X_H_
  35 #define _SMC91X_H_
  36
  37
  38 /*
  39  * Define your architecture specific bus configuration parameters here.
  40  */
  41
  42 #if     defined(CONFIG_ARCH_LUBBOCK)
  43
  44 /* We can only do 16-bit reads and writes in the static memory space. */
  45 #define SMC_CAN_USE_8BIT        0
  46 #define SMC_CAN_USE_16BIT       1
  47 #define SMC_CAN_USE_32BIT       0
  48 #define SMC_NOWAIT              1
  49
  50 /* The first two address lines aren't connected... */
  51 #define SMC_IO_SHIFT            2
  52
  53 #define SMC_inw(a, r)           readw((a) + (r))
  54 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  55 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
  56 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
  57
  58 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
  59
  60 /* We can only do 16-bit reads and writes in the static memory space. */
  61 #define SMC_CAN_USE_8BIT        0
  62 #define SMC_CAN_USE_16BIT       1
  63 #define SMC_CAN_USE_32BIT       0
  64 #define SMC_NOWAIT              1
  65
  66 #define SMC_IO_SHIFT            0
  67
  68 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
  69 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
  70 #define SMC_insw(a, r, p, l)                                            \
  71         do {                                                            \
  72                 unsigned long __port = (a) + (r);                       \
  73                 u16 *__p = (u16 *)(p);                                  \
  74                 int __l = (l);                                          \
  75                 insw(__port, __p, __l);                                 \
  76                 while (__l > 0) {                                       \
  77                         *__p = swab16(*__p);                            \
  78                         __p++;                                          \
  79                         __l--;                                          \
  80                 }                                                       \
  81         } while (0)
  82 #define SMC_outsw(a, r, p, l)                                           \
  83         do {                                                            \
  84                 unsigned long __port = (a) + (r);                       \
  85                 u16 *__p = (u16 *)(p);                                  \
  86                 int __l = (l);                                          \
  87                 while (__l > 0) {                                       \
  88                         /* Believe it or not, the swab isn't needed. */ \
  89                         outw( /* swab16 */ (*__p++), __port);           \
  90                         __l--;                                          \
  91                 }                                                       \
  92         } while (0)
  93 #define SMC_IRQ_FLAGS           (0)
  94
  95 #elif defined(CONFIG_SA1100_PLEB)
  96 /* We can only do 16-bit reads and writes in the static memory space. */
  97 #define SMC_CAN_USE_8BIT        1
  98 #define SMC_CAN_USE_16BIT       1
  99 #define SMC_CAN_USE_32BIT       0
 100 #define SMC_IO_SHIFT            0
 101 #define SMC_NOWAIT              1
 102
 103 #define SMC_inb(a, r)           readb((a) + (r))
 104 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 105 #define SMC_inw(a, r)           readw((a) + (r))
 106 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 107 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 108 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 109 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 110 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 111
 112 #define SMC_IRQ_FLAGS           (0)
 113
 114 #elif defined(CONFIG_SA1100_ASSABET)
 115
 116 #include <asm/arch/neponset.h>
 117
 118 /* We can only do 8-bit reads and writes in the static memory space. */
 119 #define SMC_CAN_USE_8BIT        1
 120 #define SMC_CAN_USE_16BIT       0
 121 #define SMC_CAN_USE_32BIT       0
 122 #define SMC_NOWAIT              1
 123
 124 /* The first two address lines aren't connected... */
 125 #define SMC_IO_SHIFT            2
 126
 127 #define SMC_inb(a, r)           readb((a) + (r))
 128 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 129 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 130 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 131
 132 #elif   defined(CONFIG_MACH_LOGICPD_PXA270)
 133
 134 #define SMC_CAN_USE_8BIT        0
 135 #define SMC_CAN_USE_16BIT       1
 136 #define SMC_CAN_USE_32BIT       0
 137 #define SMC_IO_SHIFT            0
 138 #define SMC_NOWAIT              1
 139
 140 #define SMC_inw(a, r)           readw((a) + (r))
 141 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 142 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 143 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 144
 145 #elif   defined(CONFIG_ARCH_INNOKOM) || \
 146         defined(CONFIG_MACH_MAINSTONE) || \
 147         defined(CONFIG_ARCH_PXA_IDP) || \
 148         defined(CONFIG_ARCH_RAMSES)
 149
 150 #define SMC_CAN_USE_8BIT        1
 151 #define SMC_CAN_USE_16BIT       1
 152 #define SMC_CAN_USE_32BIT       1
 153 #define SMC_IO_SHIFT            0
 154 #define SMC_NOWAIT              1
 155 #define SMC_USE_PXA_DMA         1
 156
 157 #define SMC_inb(a, r)           readb((a) + (r))
 158 #define SMC_inw(a, r)           readw((a) + (r))
 159 #define SMC_inl(a, r)           readl((a) + (r))
 160 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 161 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 162 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 163 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 164
 165 /* We actually can't write halfwords properly if not word aligned */
 166 static inline void
 167 SMC_outw(u16 val, void __iomem *ioaddr, int reg)
 168 {
 169         if (reg & 2) {
 170                 unsigned int v = val << 16;
 171                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 172                 writel(v, ioaddr + (reg & ~2));
 173         } else {
 174                 writew(val, ioaddr + reg);
 175         }
 176 }
 177
 178 #elif   defined(CONFIG_ARCH_OMAP)
 179
 180 /* We can only do 16-bit reads and writes in the static memory space. */
 181 #define SMC_CAN_USE_8BIT        0
 182 #define SMC_CAN_USE_16BIT       1
 183 #define SMC_CAN_USE_32BIT       0
 184 #define SMC_IO_SHIFT            0
 185 #define SMC_NOWAIT              1
 186
 187 #define SMC_inb(a, r)           readb((a) + (r))
 188 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 189 #define SMC_inw(a, r)           readw((a) + (r))
 190 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 191 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 192 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 193 #define SMC_inl(a, r)           readl((a) + (r))
 194 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 195 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 196 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 197
 198 #include <asm/mach-types.h>
 199 #include <asm/arch/cpu.h>
 200
 201 #define SMC_IRQ_FLAGS (( \
 202                    machine_is_omap_h2() \
 203                 || machine_is_omap_h3() \
 204                 || (machine_is_omap_innovator() && !cpu_is_omap1510()) \
 205         ) ? IRQF_TRIGGER_FALLING : IRQF_TRIGGER_RISING)
 206
 207
 208 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
 209
 210 #define SMC_CAN_USE_8BIT        0
 211 #define SMC_CAN_USE_16BIT       1
 212 #define SMC_CAN_USE_32BIT       0
 213
 214 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
 215 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
 216 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
 217 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
 218 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
 219 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
 220 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
 221 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
 222 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
 223 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
 224
 225 #define SMC_IRQ_FLAGS           (0)
 226
 227 #elif   defined(CONFIG_ISA)
 228
 229 #define SMC_CAN_USE_8BIT        1
 230 #define SMC_CAN_USE_16BIT       1
 231 #define SMC_CAN_USE_32BIT       0
 232
 233 #define SMC_inb(a, r)           inb((a) + (r))
 234 #define SMC_inw(a, r)           inw((a) + (r))
 235 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
 236 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
 237 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
 238 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
 239
 240 #elif   defined(CONFIG_M32R)
 241
 242 #define SMC_CAN_USE_8BIT        0
 243 #define SMC_CAN_USE_16BIT       1
 244 #define SMC_CAN_USE_32BIT       0
 245
 246 #define SMC_inb(a, r)           inb((u32)a) + (r))
 247 #define SMC_inw(a, r)           inw(((u32)a) + (r))
 248 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
 249 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
 250 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
 251 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
 252
 253 #define SMC_IRQ_FLAGS           (0)
 254
 255 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 256 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 257
 258 #elif   defined(CONFIG_MACH_LPD79520) \
 259      || defined(CONFIG_MACH_LPD7A400) \
 260      || defined(CONFIG_MACH_LPD7A404)
 261
 262 /* The LPD7X_IOBARRIER is necessary to overcome a mismatch between the
 263  * way that the CPU handles chip selects and the way that the SMC chip
 264  * expects the chip select to operate.  Refer to
 265  * Documentation/arm/Sharp-LH/IOBarrier for details.  The read from
 266  * IOBARRIER is a byte, in order that we read the least-common
 267  * denominator.  It would be wasteful to read 32 bits from an 8-bit
 268  * accessible region.
 269  *
 270  * There is no explicit protection against interrupts intervening
 271  * between the writew and the IOBARRIER.  In SMC ISR there is a
 272  * preamble that performs an IOBARRIER in the extremely unlikely event
 273  * that the driver interrupts itself between a writew to the chip an
 274  * the IOBARRIER that follows *and* the cache is large enough that the
 275  * first off-chip access while handing the interrupt is to the SMC
 276  * chip.  Other devices in the same address space as the SMC chip must
 277  * be aware of the potential for trouble and perform a similar
 278  * IOBARRIER on entry to their ISR.
 279  */
 280
 281 #include <asm/arch/constants.h> /* IOBARRIER_VIRT */
 282
 283 #define SMC_CAN_USE_8BIT        0
 284 #define SMC_CAN_USE_16BIT       1
 285 #define SMC_CAN_USE_32BIT       0
 286 #define SMC_NOWAIT              0
 287 #define LPD7X_IOBARRIER         readb (IOBARRIER_VIRT)
 288
 289 #define SMC_inw(a,r)\
 290    ({ unsigned short v = readw ((void*) ((a) + (r))); LPD7X_IOBARRIER; v; })
 291 #define SMC_outw(v,a,r)   ({ writew ((v), (a) + (r)); LPD7X_IOBARRIER; })
 292
 293 #define SMC_insw                LPD7_SMC_insw
 294 static inline void LPD7_SMC_insw (unsigned char* a, int r,
 295                                   unsigned char* p, int l)
 296 {
 297         unsigned short* ps = (unsigned short*) p;
 298         while (l-- > 0) {
 299                 *ps++ = readw (a + r);
 300                 LPD7X_IOBARRIER;
 301         }
 302 }
 303
 304 #define SMC_outsw               LPD7_SMC_outsw
 305 static inline void LPD7_SMC_outsw (unsigned char* a, int r,
 306                                    unsigned char* p, int l)
 307 {
 308         unsigned short* ps = (unsigned short*) p;
 309         while (l-- > 0) {
 310                 writew (*ps++, a + r);
 311                 LPD7X_IOBARRIER;
 312         }
 313 }
 314
 315 #define SMC_INTERRUPT_PREAMBLE  LPD7X_IOBARRIER
 316
 317 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 318 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 319
 320 #elif defined(CONFIG_SOC_AU1X00)
 321
 322 #include <au1xxx.h>
 323
 324 /* We can only do 16-bit reads and writes in the static memory space. */
 325 #define SMC_CAN_USE_8BIT        0
 326 #define SMC_CAN_USE_16BIT       1
 327 #define SMC_CAN_USE_32BIT       0
 328 #define SMC_IO_SHIFT            0
 329 #define SMC_NOWAIT              1
 330
 331 #define SMC_inw(a, r)           au_readw((unsigned long)((a) + (r)))
 332 #define SMC_insw(a, r, p, l)    \
 333         do {    \
 334                 unsigned long _a = (unsigned long)((a) + (r)); \
 335                 int _l = (l); \
 336                 u16 *_p = (u16 *)(p); \
 337                 while (_l-- > 0) \
 338                         *_p++ = au_readw(_a); \
 339         } while(0)
 340 #define SMC_outw(v, a, r)       au_writew(v, (unsigned long)((a) + (r)))
 341 #define SMC_outsw(a, r, p, l)   \
 342         do {    \
 343                 unsigned long _a = (unsigned long)((a) + (r)); \
 344                 int _l = (l); \
 345                 const u16 *_p = (const u16 *)(p); \
 346                 while (_l-- > 0) \
 347                         au_writew(*_p++ , _a); \
 348         } while(0)
 349
 350 #define SMC_IRQ_FLAGS           (0)
 351
 352 #elif   defined(CONFIG_ARCH_VERSATILE)
 353
 354 #define SMC_CAN_USE_8BIT        1
 355 #define SMC_CAN_USE_16BIT       1
 356 #define SMC_CAN_USE_32BIT       1
 357 #define SMC_NOWAIT              1
 358
 359 #define SMC_inb(a, r)           readb((a) + (r))
 360 #define SMC_inw(a, r)           readw((a) + (r))
 361 #define SMC_inl(a, r)           readl((a) + (r))
 362 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 363 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 364 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 365 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 366 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 367
 368 #define SMC_IRQ_FLAGS           (0)
 369
 370 #else
 371
 372 #define SMC_CAN_USE_8BIT        1
 373 #define SMC_CAN_USE_16BIT       1
 374 #define SMC_CAN_USE_32BIT       1
 375 #define SMC_NOWAIT              1
 376
 377 #define SMC_inb(a, r)           readb((a) + (r))
 378 #define SMC_inw(a, r)           readw((a) + (r))
 379 #define SMC_inl(a, r)           readl((a) + (r))
 380 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 381 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 382 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 383 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 384 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 385
 386 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 387 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 388
 389 #endif
 390
 391 #ifdef SMC_USE_PXA_DMA
 392 /*
 393  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 394  * always happening in irq context so no need to worry about races.  TX is
 395  * different and probably not worth it for that reason, and not as critical
 396  * as RX which can overrun memory and lose packets.
 397  */
 398 #include <linux/dma-mapping.h>
 399 #include <asm/dma.h>
 400 #include <asm/arch/pxa-regs.h>
 401
 402 #ifdef SMC_insl
 403 #undef SMC_insl
 404 #define SMC_insl(a, r, p, l) \
 405         smc_pxa_dma_insl(a, lp->physaddr, r, dev->dma, p, l)
 406 static inline void
 407 smc_pxa_dma_insl(void __iomem *ioaddr, u_long physaddr, int reg, int dma,
 408                  u_char *buf, int len)
 409 {
 410         dma_addr_t dmabuf;
 411
 412         /* fallback if no DMA available */
 413         if (dma == (unsigned char)-1) {
 414                 readsl(ioaddr + reg, buf, len);
 415                 return;
 416         }
 417
 418         /* 64 bit alignment is required for memory to memory DMA */
 419         if ((long)buf & 4) {
 420                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
 421                 buf += 4;
 422                 len--;
 423         }
 424
 425         len *= 4;
 426         dmabuf = dma_map_single(NULL, buf, len, DMA_FROM_DEVICE);
 427         DCSR(dma) = DCSR_NODESC;
 428         DTADR(dma) = dmabuf;
 429         DSADR(dma) = physaddr + reg;
 430         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 431                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
 432         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 433         while (!(DCSR(dma) & DCSR_STOPSTATE))
 434                 cpu_relax();
 435         DCSR(dma) = 0;
 436         dma_unmap_single(NULL, dmabuf, len, DMA_FROM_DEVICE);
 437 }
 438 #endif
 439
 440 #ifdef SMC_insw
 441 #undef SMC_insw
 442 #define SMC_insw(a, r, p, l) \
 443         smc_pxa_dma_insw(a, lp->physaddr, r, dev->dma, p, l)
 444 static inline void
 445 smc_pxa_dma_insw(void __iomem *ioaddr, u_long physaddr, int reg, int dma,
 446                  u_char *buf, int len)
 447 {
 448         dma_addr_t dmabuf;
 449
 450         /* fallback if no DMA available */
 451         if (dma == (unsigned char)-1) {
 452                 readsw(ioaddr + reg, buf, len);
 453                 return;
 454         }
 455
 456         /* 64 bit alignment is required for memory to memory DMA */
 457         while ((long)buf & 6) {
 458                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
 459                 buf += 2;
 460                 len--;
 461         }
 462
 463         len *= 2;
 464         dmabuf = dma_map_single(NULL, buf, len, DMA_FROM_DEVICE);
 465         DCSR(dma) = DCSR_NODESC;
 466         DTADR(dma) = dmabuf;
 467         DSADR(dma) = physaddr + reg;
 468         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 469                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
 470         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 471         while (!(DCSR(dma) & DCSR_STOPSTATE))
 472                 cpu_relax();
 473         DCSR(dma) = 0;
 474         dma_unmap_single(NULL, dmabuf, len, DMA_FROM_DEVICE);
 475 }
 476 #endif
 477
 478 static void
 479 smc_pxa_dma_irq(int dma, void *dummy, struct pt_regs *regs)
 480 {
 481         DCSR(dma) = 0;
 482 }
 483 #endif  /* SMC_USE_PXA_DMA */
 484
 485
 486 /*
 487  * Everything a particular hardware setup needs should have been defined
 488  * at this point.  Add stubs for the undefined cases, mainly to avoid
 489  * compilation warnings since they'll be optimized away, or to prevent buggy
 490  * use of them.
 491  */
 492
 493 #if ! SMC_CAN_USE_32BIT
 494 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
 495 #define SMC_outl(x, ioaddr, reg)        BUG()
 496 #define SMC_insl(a, r, p, l)            BUG()
 497 #define SMC_outsl(a, r, p, l)           BUG()
 498 #endif
 499
 500 #if !defined(SMC_insl) || !defined(SMC_outsl)
 501 #define SMC_insl(a, r, p, l)            BUG()
 502 #define SMC_outsl(a, r, p, l)           BUG()
 503 #endif
 504
 505 #if ! SMC_CAN_USE_16BIT
 506
 507 /*
 508  * Any 16-bit access is performed with two 8-bit accesses if the hardware
 509  * can't do it directly. Most registers are 16-bit so those are mandatory.
 510  */
 511 #define SMC_outw(x, ioaddr, reg)                                        \
 512         do {                                                            \
 513                 unsigned int __val16 = (x);                             \
 514                 SMC_outb( __val16, ioaddr, reg );                       \
 515                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
 516         } while (0)
 517 #define SMC_inw(ioaddr, reg)                                            \
 518         ({                                                              \
 519                 unsigned int __val16;                                   \
 520                 __val16 =  SMC_inb( ioaddr, reg );                      \
 521                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
 522                 __val16;                                                \
 523         })
 524
 525 #define SMC_insw(a, r, p, l)            BUG()
 526 #define SMC_outsw(a, r, p, l)           BUG()
 527
 528 #endif
 529
 530 #if !defined(SMC_insw) || !defined(SMC_outsw)
 531 #define SMC_insw(a, r, p, l)            BUG()
 532 #define SMC_outsw(a, r, p, l)           BUG()
 533 #endif
 534
 535 #if ! SMC_CAN_USE_8BIT
 536 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
 537 #define SMC_outb(x, ioaddr, reg)        BUG()
 538 #define SMC_insb(a, r, p, l)            BUG()
 539 #define SMC_outsb(a, r, p, l)           BUG()
 540 #endif
 541
 542 #if !defined(SMC_insb) || !defined(SMC_outsb)
 543 #define SMC_insb(a, r, p, l)            BUG()
 544 #define SMC_outsb(a, r, p, l)           BUG()
 545 #endif
 546
 547 #ifndef SMC_CAN_USE_DATACS
 548 #define SMC_CAN_USE_DATACS      0
 549 #endif
 550
 551 #ifndef SMC_IO_SHIFT
 552 #define SMC_IO_SHIFT    0
 553 #endif
 554
 555 #ifndef SMC_IRQ_FLAGS
 556 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
 557 #endif
 558
 559 #ifndef SMC_INTERRUPT_PREAMBLE
 560 #define SMC_INTERRUPT_PREAMBLE
 561 #endif
 562
 563
 564 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 565 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 566 #define SMC_DATA_EXTENT (4)
 567
 568 /*
 569  . Bank Select Register:
 570  .
 571  .              yyyy yyyy 0000 00xx
 572  .              xx              = bank number
 573  .              yyyy yyyy       = 0x33, for identification purposes.
 574 */
 575 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 576
 577
 578 // Transmit Control Register
 579 /* BANK 0  */
 580 #define TCR_REG         SMC_REG(0x0000, 0)
 581 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 582 #define TCR_LOOP        0x0002  // Controls output pin LBK
 583 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 584 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 585 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 586 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 587 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 588 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 589 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 590 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 591
 592 #define TCR_CLEAR       0       /* do NOTHING */
 593 /* the default settings for the TCR register : */
 594 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 595
 596
 597 // EPH Status Register
 598 /* BANK 0  */
 599 #define EPH_STATUS_REG  SMC_REG(0x0002, 0)
 600 #define ES_TX_SUC       0x0001  // Last TX was successful
 601 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 602 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 603 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 604 #define ES_16COL        0x0010  // 16 Collisions Reached
 605 #define ES_SQET         0x0020  // Signal Quality Error Test
 606 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 607 #define ES_TXDEFR       0x0080  // Transmit Deferred
 608 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 609 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 610 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 611 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 612 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 613 #define ES_TXUNRN       0x8000  // Tx Underrun
 614
 615
 616 // Receive Control Register
 617 /* BANK 0  */
 618 #define RCR_REG         SMC_REG(0x0004, 0)
 619 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 620 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 621 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 622 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 623 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 624 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 625 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 626 #define RCR_SOFTRST     0x8000  // resets the chip
 627
 628 /* the normal settings for the RCR register : */
 629 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 630 #define RCR_CLEAR       0x0     // set it to a base state
 631
 632
 633 // Counter Register
 634 /* BANK 0  */
 635 #define COUNTER_REG     SMC_REG(0x0006, 0)
 636
 637
 638 // Memory Information Register
 639 /* BANK 0  */
 640 #define MIR_REG         SMC_REG(0x0008, 0)
 641
 642
 643 // Receive/Phy Control Register
 644 /* BANK 0  */
 645 #define RPC_REG         SMC_REG(0x000A, 0)
 646 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 647 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 648 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 649 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 650 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 651 #define RPC_LED_100_10  (0x00)  // LED = 100Mbps OR's with 10Mbps link detect
 652 #define RPC_LED_RES     (0x01)  // LED = Reserved
 653 #define RPC_LED_10      (0x02)  // LED = 10Mbps link detect
 654 #define RPC_LED_FD      (0x03)  // LED = Full Duplex Mode
 655 #define RPC_LED_TX_RX   (0x04)  // LED = TX or RX packet occurred
 656 #define RPC_LED_100     (0x05)  // LED = 100Mbps link dectect
 657 #define RPC_LED_TX      (0x06)  // LED = TX packet occurred
 658 #define RPC_LED_RX      (0x07)  // LED = RX packet occurred
 659
 660 #ifndef RPC_LSA_DEFAULT
 661 #define RPC_LSA_DEFAULT RPC_LED_100
 662 #endif
 663 #ifndef RPC_LSB_DEFAULT
 664 #define RPC_LSB_DEFAULT RPC_LED_FD
 665 #endif
 666
 667 #define RPC_DEFAULT (RPC_ANEG | (RPC_LSA_DEFAULT << RPC_LSXA_SHFT) | (RPC_LSB_DEFAULT << RPC_LSXB_SHFT) | RPC_SPEED | RPC_DPLX)
 668
 669
 670 /* Bank 0 0x0C is reserved */
 671
 672 // Bank Select Register
 673 /* All Banks */
 674 #define BSR_REG         0x000E
 675
 676
 677 // Configuration Reg
 678 /* BANK 1 */
 679 #define CONFIG_REG      SMC_REG(0x0000, 1)
 680 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 681 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 682 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 683 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 684
 685 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 686 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 687
 688
 689 // Base Address Register
 690 /* BANK 1 */
 691 #define BASE_REG        SMC_REG(0x0002, 1)
 692
 693
 694 // Individual Address Registers
 695 /* BANK 1 */
 696 #define ADDR0_REG       SMC_REG(0x0004, 1)
 697 #define ADDR1_REG       SMC_REG(0x0006, 1)
 698 #define ADDR2_REG       SMC_REG(0x0008, 1)
 699
 700
 701 // General Purpose Register
 702 /* BANK 1 */
 703 #define GP_REG          SMC_REG(0x000A, 1)
 704
 705
 706 // Control Register
 707 /* BANK 1 */
 708 #define CTL_REG         SMC_REG(0x000C, 1)
 709 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 710 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 711 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 712 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 713 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 714 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 715 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 716 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 717
 718
 719 // MMU Command Register
 720 /* BANK 2 */
 721 #define MMU_CMD_REG     SMC_REG(0x0000, 2)
 722 #define MC_BUSY         1       // When 1 the last release has not completed
 723 #define MC_NOP          (0<<5)  // No Op
 724 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 725 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 726 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 727 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 728 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 729 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 730 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 731
 732
 733 // Packet Number Register
 734 /* BANK 2 */
 735 #define PN_REG          SMC_REG(0x0002, 2)
 736
 737
 738 // Allocation Result Register
 739 /* BANK 2 */
 740 #define AR_REG          SMC_REG(0x0003, 2)
 741 #define AR_FAILED       0x80    // Alocation Failed
 742
 743
 744 // TX FIFO Ports Register
 745 /* BANK 2 */
 746 #define TXFIFO_REG      SMC_REG(0x0004, 2)
 747 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 748
 749 // RX FIFO Ports Register
 750 /* BANK 2 */
 751 #define RXFIFO_REG      SMC_REG(0x0005, 2)
 752 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 753
 754 #define FIFO_REG        SMC_REG(0x0004, 2)
 755
 756 // Pointer Register
 757 /* BANK 2 */
 758 #define PTR_REG         SMC_REG(0x0006, 2)
 759 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 760 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 761 #define PTR_READ        0x2000 // When 1 the operation is a read
 762
 763
 764 // Data Register
 765 /* BANK 2 */
 766 #define DATA_REG        SMC_REG(0x0008, 2)
 767
 768
 769 // Interrupt Status/Acknowledge Register
 770 /* BANK 2 */
 771 #define INT_REG         SMC_REG(0x000C, 2)
 772
 773
 774 // Interrupt Mask Register
 775 /* BANK 2 */
 776 #define IM_REG          SMC_REG(0x000D, 2)
 777 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 778 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 779 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 780 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 781 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 782 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 783 #define IM_TX_INT       0x02 // Transmit Interrupt
 784 #define IM_RCV_INT      0x01 // Receive Interrupt
 785
 786
 787 // Multicast Table Registers
 788 /* BANK 3 */
 789 #define MCAST_REG1      SMC_REG(0x0000, 3)
 790 #define MCAST_REG2      SMC_REG(0x0002, 3)
 791 #define MCAST_REG3      SMC_REG(0x0004, 3)
 792 #define MCAST_REG4      SMC_REG(0x0006, 3)
 793
 794
 795 // Management Interface Register (MII)
 796 /* BANK 3 */
 797 #define MII_REG         SMC_REG(0x0008, 3)
 798 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 799 #define MII_MDOE        0x0008 // MII Output Enable
 800 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 801 #define MII_MDI         0x0002 // MII Input, pin MDI
 802 #define MII_MDO         0x0001 // MII Output, pin MDO
 803
 804
 805 // Revision Register
 806 /* BANK 3 */
 807 /* ( hi: chip id   low: rev # ) */
 808 #define REV_REG         SMC_REG(0x000A, 3)
 809
 810
 811 // Early RCV Register
 812 /* BANK 3 */
 813 /* this is NOT on SMC9192 */
 814 #define ERCV_REG        SMC_REG(0x000C, 3)
 815 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 816 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 817
 818
 819 // External Register
 820 /* BANK 7 */
 821 #define EXT_REG         SMC_REG(0x0000, 7)
 822
 823
 824 #define CHIP_9192       3
 825 #define CHIP_9194       4
 826 #define CHIP_9195       5
 827 #define CHIP_9196       6
 828 #define CHIP_91100      7
 829 #define CHIP_91100FD    8
 830 #define CHIP_91111FD    9
 831
 832 static const char * chip_ids[ 16 ] =  {
 833         NULL, NULL, NULL,
 834         /* 3 */ "SMC91C90/91C92",
 835         /* 4 */ "SMC91C94",
 836         /* 5 */ "SMC91C95",
 837         /* 6 */ "SMC91C96",
 838         /* 7 */ "SMC91C100",
 839         /* 8 */ "SMC91C100FD",
 840         /* 9 */ "SMC91C11xFD",
 841         NULL, NULL, NULL,
 842         NULL, NULL, NULL};
 843
 844
 845 /*
 846  . Receive status bits
 847 */
 848 #define RS_ALGNERR      0x8000
 849 #define RS_BRODCAST     0x4000
 850 #define RS_BADCRC       0x2000
 851 #define RS_ODDFRAME     0x1000
 852 #define RS_TOOLONG      0x0800
 853 #define RS_TOOSHORT     0x0400
 854 #define RS_MULTICAST    0x0001
 855 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 856
 857
 858 /*
 859  * PHY IDs
 860  *  LAN83C183 == LAN91C111 Internal PHY
 861  */
 862 #define PHY_LAN83C183   0x0016f840
 863 #define PHY_LAN83C180   0x02821c50
 864
 865 /*
 866  * PHY Register Addresses (LAN91C111 Internal PHY)
 867  *
 868  * Generic PHY registers can be found in <linux/mii.h>
 869  *
 870  * These phy registers are specific to our on-board phy.
 871  */
 872
 873 // PHY Configuration Register 1
 874 #define PHY_CFG1_REG            0x10
 875 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 876 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
 877 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
 878 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
 879 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
 880 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
 881 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
 882 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
 883 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
 884 #define PHY_CFG1_TLVL_MASK      0x003C
 885 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
 886
 887
 888 // PHY Configuration Register 2
 889 #define PHY_CFG2_REG            0x11
 890 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
 891 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
 892 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
 893 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
 894
 895 // PHY Status Output (and Interrupt status) Register
 896 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
 897 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
 898 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
 899 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
 900 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
 901 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
 902 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
 903 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
 904 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
 905 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
 906 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
 907
 908 // PHY Interrupt/Status Mask Register
 909 #define PHY_MASK_REG            0x13    // Interrupt Mask
 910 // Uses the same bit definitions as PHY_INT_REG
 911
 912
 913 /*
 914  * SMC91C96 ethernet config and status registers.
 915  * These are in the "attribute" space.
 916  */
 917 #define ECOR                    0x8000
 918 #define ECOR_RESET              0x80
 919 #define ECOR_LEVEL_IRQ          0x40
 920 #define ECOR_WR_ATTRIB          0x04
 921 #define ECOR_ENABLE             0x01
 922
 923 #define ECSR                    0x8002
 924 #define ECSR_IOIS8              0x20
 925 #define ECSR_PWRDWN             0x04
 926 #define ECSR_INT                0x02
 927
 928 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
 929
 930
 931 /*
 932  * Macros to abstract register access according to the data bus
 933  * capabilities.  Please use those and not the in/out primitives.
 934  * Note: the following macros do *not* select the bank -- this must
 935  * be done separately as needed in the main code.  The SMC_REG() macro
 936  * only uses the bank argument for debugging purposes (when enabled).
 937  *
 938  * Note: despite inline functions being safer, everything leading to this
 939  * should preferably be macros to let BUG() display the line number in
 940  * the core source code since we're interested in the top call site
 941  * not in any inline function location.
 942  */
 943
 944 #if SMC_DEBUG > 0
 945 #define SMC_REG(reg, bank)                                              \
 946         ({                                                              \
 947                 int __b = SMC_CURRENT_BANK();                           \
 948                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
 949                         printk( "%s: bank reg screwed (0x%04x)\n",      \
 950                                 CARDNAME, __b );                        \
 951                         BUG();                                          \
 952                 }                                                       \
 953                 reg<<SMC_IO_SHIFT;                                      \
 954         })
 955 #else
 956 #define SMC_REG(reg, bank)      (reg<<SMC_IO_SHIFT)
 957 #endif
 958
 959 /*
 960  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
 961  * aligned to a 32 bit boundary.  I tell you that does exist!
 962  * Fortunately the affected register accesses can be easily worked around
 963  * since we can write zeroes to the preceeding 16 bits without adverse
 964  * effects and use a 32-bit access.
 965  *
 966  * Enforce it on any 32-bit capable setup for now.
 967  */
 968 #define SMC_MUST_ALIGN_WRITE    SMC_CAN_USE_32BIT
 969
 970 #define SMC_GET_PN()                                                    \
 971         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, PN_REG))             \
 972                                 : (SMC_inw(ioaddr, PN_REG) & 0xFF) )
 973
 974 #define SMC_SET_PN(x)                                                   \
 975         do {                                                            \
 976                 if (SMC_MUST_ALIGN_WRITE)                               \
 977                         SMC_outl((x)<<16, ioaddr, SMC_REG(0, 2));       \
 978                 else if (SMC_CAN_USE_8BIT)                              \
 979                         SMC_outb(x, ioaddr, PN_REG);                    \
 980                 else                                                    \
 981                         SMC_outw(x, ioaddr, PN_REG);                    \
 982         } while (0)
 983
 984 #define SMC_GET_AR()                                                    \
 985         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, AR_REG))             \
 986                                 : (SMC_inw(ioaddr, PN_REG) >> 8) )
 987
 988 #define SMC_GET_TXFIFO()                                                \
 989         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, TXFIFO_REG))         \
 990                                 : (SMC_inw(ioaddr, TXFIFO_REG) & 0xFF) )
 991
 992 #define SMC_GET_RXFIFO()                                                \
 993           ( SMC_CAN_USE_8BIT    ? (SMC_inb(ioaddr, RXFIFO_REG))         \
 994                                 : (SMC_inw(ioaddr, TXFIFO_REG) >> 8) )
 995
 996 #define SMC_GET_INT()                                                   \
 997         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, INT_REG))            \
 998                                 : (SMC_inw(ioaddr, INT_REG) & 0xFF) )
 999
1000 #define SMC_ACK_INT(x)                                                  \
1001         do {                                                            \
1002                 if (SMC_CAN_USE_8BIT)                                   \
1003                         SMC_outb(x, ioaddr, INT_REG);                   \
1004                 else {                                                  \
1005                         unsigned long __flags;                          \
1006                         int __mask;                                     \
1007                         local_irq_save(__flags);                        \
1008                         __mask = SMC_inw( ioaddr, INT_REG ) & ~0xff;    \
1009                         SMC_outw( __mask | (x), ioaddr, INT_REG );      \
1010                         local_irq_restore(__flags);                     \
1011                 }                                                       \
1012         } while (0)
1013
1014 #define SMC_GET_INT_MASK()                                              \
1015         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, IM_REG))             \
1016                                 : (SMC_inw( ioaddr, INT_REG ) >> 8) )
1017
1018 #define SMC_SET_INT_MASK(x)                                             \
1019         do {                                                            \
1020                 if (SMC_CAN_USE_8BIT)                                   \
1021                         SMC_outb(x, ioaddr, IM_REG);                    \
1022                 else                                                    \
1023                         SMC_outw((x) << 8, ioaddr, INT_REG);            \
1024         } while (0)
1025
1026 #define SMC_CURRENT_BANK()      SMC_inw(ioaddr, BANK_SELECT)
1027
1028 #define SMC_SELECT_BANK(x)                                              \
1029         do {                                                            \
1030                 if (SMC_MUST_ALIGN_WRITE)                               \
1031                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
1032                 else                                                    \
1033                         SMC_outw(x, ioaddr, BANK_SELECT);               \
1034         } while (0)
1035
1036 #define SMC_GET_BASE()          SMC_inw(ioaddr, BASE_REG)
1037
1038 #define SMC_SET_BASE(x)         SMC_outw(x, ioaddr, BASE_REG)
1039
1040 #define SMC_GET_CONFIG()        SMC_inw(ioaddr, CONFIG_REG)
1041
1042 #define SMC_SET_CONFIG(x)       SMC_outw(x, ioaddr, CONFIG_REG)
1043
1044 #define SMC_GET_COUNTER()       SMC_inw(ioaddr, COUNTER_REG)
1045
1046 #define SMC_GET_CTL()           SMC_inw(ioaddr, CTL_REG)
1047
1048 #define SMC_SET_CTL(x)          SMC_outw(x, ioaddr, CTL_REG)
1049
1050 #define SMC_GET_MII()           SMC_inw(ioaddr, MII_REG)
1051
1052 #define SMC_SET_MII(x)          SMC_outw(x, ioaddr, MII_REG)
1053
1054 #define SMC_GET_MIR()           SMC_inw(ioaddr, MIR_REG)
1055
1056 #define SMC_SET_MIR(x)          SMC_outw(x, ioaddr, MIR_REG)
1057
1058 #define SMC_GET_MMU_CMD()       SMC_inw(ioaddr, MMU_CMD_REG)
1059
1060 #define SMC_SET_MMU_CMD(x)      SMC_outw(x, ioaddr, MMU_CMD_REG)
1061
1062 #define SMC_GET_FIFO()          SMC_inw(ioaddr, FIFO_REG)
1063
1064 #define SMC_GET_PTR()           SMC_inw(ioaddr, PTR_REG)
1065
1066 #define SMC_SET_PTR(x)                                                  \
1067         do {                                                            \
1068                 if (SMC_MUST_ALIGN_WRITE)                               \
1069                         SMC_outl((x)<<16, ioaddr, SMC_REG(4, 2));       \
1070                 else                                                    \
1071                         SMC_outw(x, ioaddr, PTR_REG);                   \
1072         } while (0)
1073
1074 #define SMC_GET_EPH_STATUS()    SMC_inw(ioaddr, EPH_STATUS_REG)
1075
1076 #define SMC_GET_RCR()           SMC_inw(ioaddr, RCR_REG)
1077
1078 #define SMC_SET_RCR(x)          SMC_outw(x, ioaddr, RCR_REG)
1079
1080 #define SMC_GET_REV()           SMC_inw(ioaddr, REV_REG)
1081
1082 #define SMC_GET_RPC()           SMC_inw(ioaddr, RPC_REG)
1083
1084 #define SMC_SET_RPC(x)                                                  \
1085         do {                                                            \
1086                 if (SMC_MUST_ALIGN_WRITE)                               \
1087                         SMC_outl((x)<<16, ioaddr, SMC_REG(8, 0));       \
1088                 else                                                    \
1089                         SMC_outw(x, ioaddr, RPC_REG);                   \
1090         } while (0)
1091
1092 #define SMC_GET_TCR()           SMC_inw(ioaddr, TCR_REG)
1093
1094 #define SMC_SET_TCR(x)          SMC_outw(x, ioaddr, TCR_REG)
1095
1096 #ifndef SMC_GET_MAC_ADDR
1097 #define SMC_GET_MAC_ADDR(addr)                                          \
1098         do {                                                            \
1099                 unsigned int __v;                                       \
1100                 __v = SMC_inw( ioaddr, ADDR0_REG );                     \
1101                 addr[0] = __v; addr[1] = __v >> 8;                      \
1102                 __v = SMC_inw( ioaddr, ADDR1_REG );                     \
1103                 addr[2] = __v; addr[3] = __v >> 8;                      \
1104                 __v = SMC_inw( ioaddr, ADDR2_REG );                     \
1105                 addr[4] = __v; addr[5] = __v >> 8;                      \
1106         } while (0)
1107 #endif
1108
1109 #define SMC_SET_MAC_ADDR(addr)                                          \
1110         do {                                                            \
1111                 SMC_outw( addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG );  \
1112                 SMC_outw( addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG );  \
1113                 SMC_outw( addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG );  \
1114         } while (0)
1115
1116 #define SMC_SET_MCAST(x)                                                \
1117         do {                                                            \
1118                 const unsigned char *mt = (x);                          \
1119                 SMC_outw( mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1 );   \
1120                 SMC_outw( mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2 );   \
1121                 SMC_outw( mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3 );   \
1122                 SMC_outw( mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4 );   \
1123         } while (0)
1124
1125 #define SMC_PUT_PKT_HDR(status, length)                                 \
1126         do {                                                            \
1127                 if (SMC_CAN_USE_32BIT)                                  \
1128                         SMC_outl((status) | (length)<<16, ioaddr, DATA_REG); \
1129                 else {                                                  \
1130                         SMC_outw(status, ioaddr, DATA_REG);             \
1131                         SMC_outw(length, ioaddr, DATA_REG);             \
1132                 }                                                       \
1133         } while (0)
1134
1135 #define SMC_GET_PKT_HDR(status, length)                                 \
1136         do {                                                            \
1137                 if (SMC_CAN_USE_32BIT) {                                \
1138                         unsigned int __val = SMC_inl(ioaddr, DATA_REG); \
1139                         (status) = __val & 0xffff;                      \
1140                         (length) = __val >> 16;                         \
1141                 } else {                                                \
1142                         (status) = SMC_inw(ioaddr, DATA_REG);           \
1143                         (length) = SMC_inw(ioaddr, DATA_REG);           \
1144                 }                                                       \
1145         } while (0)
1146
1147 #define SMC_PUSH_DATA(p, l)                                             \
1148         do {                                                            \
1149                 if (SMC_CAN_USE_32BIT) {                                \
1150                         void *__ptr = (p);                              \
1151                         int __len = (l);                                \
1152                         void *__ioaddr = ioaddr;                        \
1153                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1154                                 __len -= 2;                             \
1155                                 SMC_outw(*(u16 *)__ptr, ioaddr, DATA_REG); \
1156                                 __ptr += 2;                             \
1157                         }                                               \
1158                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1159                                 __ioaddr = lp->datacs;                  \
1160                         SMC_outsl(__ioaddr, DATA_REG, __ptr, __len>>2); \
1161                         if (__len & 2) {                                \
1162                                 __ptr += (__len & ~3);                  \
1163                                 SMC_outw(*((u16 *)__ptr), ioaddr, DATA_REG); \
1164                         }                                               \
1165                 } else if (SMC_CAN_USE_16BIT)                           \
1166                         SMC_outsw(ioaddr, DATA_REG, p, (l) >> 1);       \
1167                 else if (SMC_CAN_USE_8BIT)                              \
1168                         SMC_outsb(ioaddr, DATA_REG, p, l);              \
1169         } while (0)
1170
1171 #define SMC_PULL_DATA(p, l)                                             \
1172         do {                                                            \
1173                 if (SMC_CAN_USE_32BIT) {                                \
1174                         void *__ptr = (p);                              \
1175                         int __len = (l);                                \
1176                         void *__ioaddr = ioaddr;                        \
1177                         if ((unsigned long)__ptr & 2) {                 \
1178                                 /*                                      \
1179                                  * We want 32bit alignment here.        \
1180                                  * Since some buses perform a full      \
1181                                  * 32bit fetch even for 16bit data      \
1182                                  * we can't use SMC_inw() here.         \
1183                                  * Back both source (on-chip) and       \
1184                                  * destination pointers of 2 bytes.     \
1185                                  * This is possible since the call to   \
1186                                  * SMC_GET_PKT_HDR() already advanced   \
1187                                  * the source pointer of 4 bytes, and   \
1188                                  * the skb_reserve(skb, 2) advanced     \
1189                                  * the destination pointer of 2 bytes.  \
1190                                  */                                     \
1191                                 __ptr -= 2;                             \
1192                                 __len += 2;                             \
1193                                 SMC_SET_PTR(2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1194                         }                                               \
1195                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1196                                 __ioaddr = lp->datacs;                  \
1197                         __len += 2;                                     \
1198                         SMC_insl(__ioaddr, DATA_REG, __ptr, __len>>2);  \
1199                 } else if (SMC_CAN_USE_16BIT)                           \
1200                         SMC_insw(ioaddr, DATA_REG, p, (l) >> 1);        \
1201                 else if (SMC_CAN_USE_8BIT)                              \
1202                         SMC_insb(ioaddr, DATA_REG, p, l);               \
1203         } while (0)
1204
1205 #endif  /* _SMC91X_H_ */