err.no Git - linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 /*
  27  * TOTEST
  28  *      - speed setting
  29  *      - suspend/resume
  30  */
  31
  32 #include <linux/config.h>
  33 #include <linux/crc32.h>
  34 #include <linux/kernel.h>
  35 #include <linux/version.h>
  36 #include <linux/module.h>
  37 #include <linux/netdevice.h>
  38 #include <linux/dma-mapping.h>
  39 #include <linux/etherdevice.h>
  40 #include <linux/ethtool.h>
  41 #include <linux/pci.h>
  42 #include <linux/ip.h>
  43 #include <linux/tcp.h>
  44 #include <linux/in.h>
  45 #include <linux/delay.h>
  46 #include <linux/workqueue.h>
  47 #include <linux/if_vlan.h>
  48 #include <linux/prefetch.h>
  49 #include <linux/mii.h>
  50
  51 #include <asm/irq.h>
  52
  53 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  54 #define SKY2_VLAN_TAG_USED 1
  55 #endif
  56
  57 #include "sky2.h"
  58
  59 #define DRV_NAME                "sky2"
  60 #define DRV_VERSION             "0.12"
  61 #define PFX                     DRV_NAME " "
  62
  63 /*
  64  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  65  * that are organized into three (receive, transmit, status) different rings
  66  * similar to Tigon3. A transmit can require several elements;
  67  * a receive requires one (or two if using 64 bit dma).
  68  */
  69
  70 #define is_ec_a1(hw) \
  71         unlikely((hw)->chip_id == CHIP_ID_YUKON_EC && \
  72                  (hw)->chip_rev == CHIP_REV_YU_EC_A1)
  73
  74 #define RX_LE_SIZE              512
  75 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  76 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  77 #define RX_DEF_PENDING          RX_MAX_PENDING
  78 #define RX_SKB_ALIGN            8
  79
  80 #define TX_RING_SIZE            512
  81 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  82 #define TX_MIN_PENDING          64
  83 #define MAX_SKB_TX_LE           (4 + 2*MAX_SKB_FRAGS)
  84
  85 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  86 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  87 #define ETH_JUMBO_MTU           9000
  88 #define TX_WATCHDOG             (5 * HZ)
  89 #define NAPI_WEIGHT             64
  90 #define PHY_RETRIES             1000
  91
  92 static const u32 default_msg =
  93     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  94     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  95     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN | NETIF_MSG_INTR;
  96
  97 static int debug = -1;          /* defaults above */
  98 module_param(debug, int, 0);
  99 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
 100
 101 static int copybreak __read_mostly = 256;
 102 module_param(copybreak, int, 0);
 103 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
 104
 105 static const struct pci_device_id sky2_id_table[] = {
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 125         { 0 }
 126 };
 127
 128 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 129
 130 /* Avoid conditionals by using array */
 131 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 132 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 133
 134 /* This driver supports yukon2 chipset only */
 135 static const char *yukon2_name[] = {
 136         "XL",           /* 0xb3 */
 137         "EC Ultra",     /* 0xb4 */
 138         "UNKNOWN",      /* 0xb5 */
 139         "EC",           /* 0xb6 */
 140         "FE",           /* 0xb7 */
 141 };
 142
 143 /* Access to external PHY */
 144 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 145 {
 146         int i;
 147
 148         gma_write16(hw, port, GM_SMI_DATA, val);
 149         gma_write16(hw, port, GM_SMI_CTRL,
 150                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 151
 152         for (i = 0; i < PHY_RETRIES; i++) {
 153                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 154                         return 0;
 155                 udelay(1);
 156         }
 157
 158         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 159         return -ETIMEDOUT;
 160 }
 161
 162 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 163 {
 164         int i;
 165
 166         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 167                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 168
 169         for (i = 0; i < PHY_RETRIES; i++) {
 170                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 171                         *val = gma_read16(hw, port, GM_SMI_DATA);
 172                         return 0;
 173                 }
 174
 175                 udelay(1);
 176         }
 177
 178         return -ETIMEDOUT;
 179 }
 180
 181 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 182 {
 183         u16 v;
 184
 185         if (__gm_phy_read(hw, port, reg, &v) != 0)
 186                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 187         return v;
 188 }
 189
 190 static int sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 191 {
 192         u16 power_control;
 193         u32 reg1;
 194         int vaux;
 195         int ret = 0;
 196
 197         pr_debug("sky2_set_power_state %d\n", state);
 198         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 199
 200         pci_read_config_word(hw->pdev, hw->pm_cap + PCI_PM_PMC, &power_control);
 201         vaux = (sky2_read8(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 202                 (power_control & PCI_PM_CAP_PME_D3cold);
 203
 204         pci_read_config_word(hw->pdev, hw->pm_cap + PCI_PM_CTRL, &power_control);
 205
 206         power_control |= PCI_PM_CTRL_PME_STATUS;
 207         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 208
 209         switch (state) {
 210         case PCI_D0:
 211                 /* switch power to VCC (WA for VAUX problem) */
 212                 sky2_write8(hw, B0_POWER_CTRL,
 213                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 214
 215                 /* disable Core Clock Division, */
 216                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 217
 218                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 219                         /* enable bits are inverted */
 220                         sky2_write8(hw, B2_Y2_CLK_GATE,
 221                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 222                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 223                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 224                 else
 225                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 226
 227                 /* Turn off phy power saving */
 228                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg1);
 229                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 230
 231                 /* looks like this XL is back asswards .. */
 232                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 233                         reg1 |= PCI_Y2_PHY1_COMA;
 234                         if (hw->ports > 1)
 235                                 reg1 |= PCI_Y2_PHY2_COMA;
 236                 }
 237                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg1);
 238                 break;
 239
 240         case PCI_D3hot:
 241         case PCI_D3cold:
 242                 /* Turn on phy power saving */
 243                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg1);
 244                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 245                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 246                 else
 247                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 248                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg1);
 249
 250                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 251                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 252                 else
 253                         /* enable bits are inverted */
 254                         sky2_write8(hw, B2_Y2_CLK_GATE,
 255                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 256                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 257                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 258
 259                 /* switch power to VAUX */
 260                 if (vaux && state != PCI_D3cold)
 261                         sky2_write8(hw, B0_POWER_CTRL,
 262                                     (PC_VAUX_ENA | PC_VCC_ENA |
 263                                      PC_VAUX_ON | PC_VCC_OFF));
 264                 break;
 265         default:
 266                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 267                 ret = -1;
 268         }
 269
 270         pci_write_config_byte(hw->pdev, hw->pm_cap + PCI_PM_CTRL, power_control);
 271         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 272         return ret;
 273 }
 274
 275 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 276 {
 277         u16 reg;
 278
 279         /* disable all GMAC IRQ's */
 280         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 281         /* disable PHY IRQs */
 282         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 283
 284         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 285         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 286         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 287         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 288
 289         reg = gma_read16(hw, port, GM_RX_CTRL);
 290         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 291         gma_write16(hw, port, GM_RX_CTRL, reg);
 292 }
 293
 294 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 295 {
 296         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 297         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 298
 299         if (sky2->autoneg == AUTONEG_ENABLE && hw->chip_id != CHIP_ID_YUKON_XL) {
 300                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 301
 302                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 303                            PHY_M_EC_MAC_S_MSK);
 304                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 305
 306                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 307                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 308                 else
 309                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 310
 311                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 312         }
 313
 314         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 315         if (hw->copper) {
 316                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 317                         /* enable automatic crossover */
 318                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 319                 } else {
 320                         /* disable energy detect */
 321                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 322
 323                         /* enable automatic crossover */
 324                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 325
 326                         if (sky2->autoneg == AUTONEG_ENABLE &&
 327                             hw->chip_id == CHIP_ID_YUKON_XL) {
 328                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 329                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 330                         }
 331                 }
 332                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 333         } else {
 334                 /* workaround for deviation #4.88 (CRC errors) */
 335                 /* disable Automatic Crossover */
 336
 337                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 338                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 339
 340                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 341                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 342                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 343                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 344                         ctrl &= ~PHY_M_MAC_MD_MSK;
 345                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 346                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 347
 348                         /* select page 1 to access Fiber registers */
 349                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 350                 }
 351         }
 352
 353         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 354         if (sky2->autoneg == AUTONEG_DISABLE)
 355                 ctrl &= ~PHY_CT_ANE;
 356         else
 357                 ctrl |= PHY_CT_ANE;
 358
 359         ctrl |= PHY_CT_RESET;
 360         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 361
 362         ctrl = 0;
 363         ct1000 = 0;
 364         adv = PHY_AN_CSMA;
 365
 366         if (sky2->autoneg == AUTONEG_ENABLE) {
 367                 if (hw->copper) {
 368                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 369                                 ct1000 |= PHY_M_1000C_AFD;
 370                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 371                                 ct1000 |= PHY_M_1000C_AHD;
 372                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 373                                 adv |= PHY_M_AN_100_FD;
 374                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 375                                 adv |= PHY_M_AN_100_HD;
 376                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 377                                 adv |= PHY_M_AN_10_FD;
 378                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 379                                 adv |= PHY_M_AN_10_HD;
 380                 } else          /* special defines for FIBER (88E1011S only) */
 381                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 382
 383                 /* Set Flow-control capabilities */
 384                 if (sky2->tx_pause && sky2->rx_pause)
 385                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 386                 else if (sky2->rx_pause && !sky2->tx_pause)
 387                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 388                 else if (!sky2->rx_pause && sky2->tx_pause)
 389                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 390
 391                 /* Restart Auto-negotiation */
 392                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 393         } else {
 394                 /* forced speed/duplex settings */
 395                 ct1000 = PHY_M_1000C_MSE;
 396
 397                 if (sky2->duplex == DUPLEX_FULL)
 398                         ctrl |= PHY_CT_DUP_MD;
 399
 400                 switch (sky2->speed) {
 401                 case SPEED_1000:
 402                         ctrl |= PHY_CT_SP1000;
 403                         break;
 404                 case SPEED_100:
 405                         ctrl |= PHY_CT_SP100;
 406                         break;
 407                 }
 408
 409                 ctrl |= PHY_CT_RESET;
 410         }
 411
 412         if (hw->chip_id != CHIP_ID_YUKON_FE)
 413                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 414
 415         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 416         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 417
 418         /* Setup Phy LED's */
 419         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 420         ledover = 0;
 421
 422         switch (hw->chip_id) {
 423         case CHIP_ID_YUKON_FE:
 424                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 425                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 426
 427                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 428
 429                 /* delete ACT LED control bits */
 430                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 431                 /* change ACT LED control to blink mode */
 432                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 433                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 434                 break;
 435
 436         case CHIP_ID_YUKON_XL:
 437                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 438
 439                 /* select page 3 to access LED control register */
 440                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 441
 442                 /* set LED Function Control register */
 443                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, (PHY_M_LEDC_LOS_CTRL(1) |     /* LINK/ACT */
 444                                                            PHY_M_LEDC_INIT_CTRL(7) |    /* 10 Mbps */
 445                                                            PHY_M_LEDC_STA1_CTRL(7) |    /* 100 Mbps */
 446                                                            PHY_M_LEDC_STA0_CTRL(7)));   /* 1000 Mbps */
 447
 448                 /* set Polarity Control register */
 449                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 450                              (PHY_M_POLC_LS1_P_MIX(4) |
 451                               PHY_M_POLC_IS0_P_MIX(4) |
 452                               PHY_M_POLC_LOS_CTRL(2) |
 453                               PHY_M_POLC_INIT_CTRL(2) |
 454                               PHY_M_POLC_STA1_CTRL(2) |
 455                               PHY_M_POLC_STA0_CTRL(2)));
 456
 457                 /* restore page register */
 458                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 459                 break;
 460
 461         default:
 462                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 463                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 464                 /* turn off the Rx LED (LED_RX) */
 465                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 466         }
 467
 468         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 469
 470         if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 471                 /* turn on 100 Mbps LED (LED_LINK100) */
 472                 ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 473         }
 474
 475         if (ledover)
 476                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 477
 478         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 479         if (sky2->autoneg == AUTONEG_ENABLE)
 480                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 481         else
 482                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 483 }
 484
 485 /* Force a renegotiation */
 486 static void sky2_phy_reinit(struct sky2_port *sky2)
 487 {
 488         down(&sky2->phy_sema);
 489         sky2_phy_init(sky2->hw, sky2->port);
 490         up(&sky2->phy_sema);
 491 }
 492
 493 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 494 {
 495         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 496         u16 reg;
 497         int i;
 498         const u8 *addr = hw->dev[port]->dev_addr;
 499
 500         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 501         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 502
 503         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 504
 505         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 506                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 507                 /* clear GMAC 1 Control reset */
 508                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 509                 do {
 510                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 511                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 512                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 513                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 514                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 515         }
 516
 517         if (sky2->autoneg == AUTONEG_DISABLE) {
 518                 reg = gma_read16(hw, port, GM_GP_CTRL);
 519                 reg |= GM_GPCR_AU_ALL_DIS;
 520                 gma_write16(hw, port, GM_GP_CTRL, reg);
 521                 gma_read16(hw, port, GM_GP_CTRL);
 522
 523                 switch (sky2->speed) {
 524                 case SPEED_1000:
 525                         reg |= GM_GPCR_SPEED_1000;
 526                         /* fallthru */
 527                 case SPEED_100:
 528                         reg |= GM_GPCR_SPEED_100;
 529                 }
 530
 531                 if (sky2->duplex == DUPLEX_FULL)
 532                         reg |= GM_GPCR_DUP_FULL;
 533         } else
 534                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 535
 536         if (!sky2->tx_pause && !sky2->rx_pause) {
 537                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 538                 reg |=
 539                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 540         } else if (sky2->tx_pause && !sky2->rx_pause) {
 541                 /* disable Rx flow-control */
 542                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 543         }
 544
 545         gma_write16(hw, port, GM_GP_CTRL, reg);
 546
 547         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 548
 549         down(&sky2->phy_sema);
 550         sky2_phy_init(hw, port);
 551         up(&sky2->phy_sema);
 552
 553         /* MIB clear */
 554         reg = gma_read16(hw, port, GM_PHY_ADDR);
 555         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 556
 557         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
 558                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8 * i);
 559         gma_write16(hw, port, GM_PHY_ADDR, reg);
 560
 561         /* transmit control */
 562         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 563
 564         /* receive control reg: unicast + multicast + no FCS  */
 565         gma_write16(hw, port, GM_RX_CTRL,
 566                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 567
 568         /* transmit flow control */
 569         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 570
 571         /* transmit parameter */
 572         gma_write16(hw, port, GM_TX_PARAM,
 573                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 574                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 575                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 576                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 577
 578         /* serial mode register */
 579         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 580                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 581
 582         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 583                 reg |= GM_SMOD_JUMBO_ENA;
 584
 585         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 586
 587         /* virtual address for data */
 588         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 589
 590         /* physical address: used for pause frames */
 591         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 592
 593         /* ignore counter overflows */
 594         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 595         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 596         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 597
 598         /* Configure Rx MAC FIFO */
 599         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 600         sky2_write16(hw, SK_REG(port, RX_GMF_CTRL_T),
 601                      GMF_RX_CTRL_DEF);
 602
 603         /* Flush Rx MAC FIFO on any flow control or error */
 604         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 605
 606         /* Set threshold to 0xa (64 bytes)
 607          *  ASF disabled so no need to do WA dev #4.30
 608          */
 609         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 610
 611         /* Configure Tx MAC FIFO */
 612         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 613         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 614
 615         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 616                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 617                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 618                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 619                         /* set Tx GMAC FIFO Almost Empty Threshold */
 620                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 621                         /* Disable Store & Forward mode for TX */
 622                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 623                 }
 624         }
 625
 626 }
 627
 628 /* Assign Ram Buffer allocation.
 629  * start and end are in units of 4k bytes
 630  * ram registers are in units of 64bit words
 631  */
 632 static void sky2_ramset(struct sky2_hw *hw, u16 q, u8 startk, u8 endk)
 633 {
 634         u32 start, end;
 635
 636         start = startk * 4096/8;
 637         end = (endk * 4096/8) - 1;
 638
 639         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 640         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 641         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 642         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 643         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 644
 645         if (q == Q_R1 || q == Q_R2) {
 646                 u32 space = (endk - startk) * 4096/8;
 647                 u32 tp = space - space/4;
 648
 649                 /* On receive queue's set the thresholds
 650                  * give receiver priority when > 3/4 full
 651                  * send pause when down to 2K
 652                  */
 653                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 654                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 655
 656                 tp = space - 2048/8;
 657                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 658                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 659         } else {
 660                 /* Enable store & forward on Tx queue's because
 661                  * Tx FIFO is only 1K on Yukon
 662                  */
 663                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 664         }
 665
 666         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 667         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 668 }
 669
 670 /* Setup Bus Memory Interface */
 671 static void sky2_qset(struct sky2_hw *hw, u16 q)
 672 {
 673         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 674         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 675         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 676         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 677 }
 678
 679 /* Setup prefetch unit registers. This is the interface between
 680  * hardware and driver list elements
 681  */
 682 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 683                                       u64 addr, u32 last)
 684 {
 685         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 686         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 687         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 688         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 689         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 690         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 691
 692         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 693 }
 694
 695 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 696 {
 697         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 698
 699         sky2->tx_prod = (sky2->tx_prod + 1) % TX_RING_SIZE;
 700         return le;
 701 }
 702
 703 /*
 704  * This is a workaround code taken from SysKonnect sk98lin driver
 705  * to deal with chip bug on Yukon EC rev 0 in the wraparound case.
 706  */
 707 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q,
 708                                 u16 idx, u16 *last, u16 size)
 709 {
 710         wmb();
 711         if (is_ec_a1(hw) && idx < *last) {
 712                 u16 hwget = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
 713
 714                 if (hwget == 0) {
 715                         /* Start prefetching again */
 716                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 0xe0);
 717                         goto setnew;
 718                 }
 719
 720                 if (hwget == size - 1) {
 721                         /* set watermark to one list element */
 722                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 8);
 723
 724                         /* set put index to first list element */
 725                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), 0);
 726                 } else          /* have hardware go to end of list */
 727                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX),
 728                                      size - 1);
 729         } else {
 730 setnew:
 731                 sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 732         }
 733         *last = idx;
 734         mmiowb();
 735 }
 736
 737
 738 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 739 {
 740         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 741         sky2->rx_put = (sky2->rx_put + 1) % RX_LE_SIZE;
 742         return le;
 743 }
 744
 745 /* Return high part of DMA address (could be 32 or 64 bit) */
 746 static inline u32 high32(dma_addr_t a)
 747 {
 748         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 749 }
 750
 751 /* Build description to hardware about buffer */
 752 static inline void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 753 {
 754         struct sky2_rx_le *le;
 755         u32 hi = high32(map);
 756         u16 len = sky2->rx_bufsize;
 757
 758         if (sky2->rx_addr64 != hi) {
 759                 le = sky2_next_rx(sky2);
 760                 le->addr = cpu_to_le32(hi);
 761                 le->ctrl = 0;
 762                 le->opcode = OP_ADDR64 | HW_OWNER;
 763                 sky2->rx_addr64 = high32(map + len);
 764         }
 765
 766         le = sky2_next_rx(sky2);
 767         le->addr = cpu_to_le32((u32) map);
 768         le->length = cpu_to_le16(len);
 769         le->ctrl = 0;
 770         le->opcode = OP_PACKET | HW_OWNER;
 771 }
 772
 773
 774 /* Tell chip where to start receive checksum.
 775  * Actually has two checksums, but set both same to avoid possible byte
 776  * order problems.
 777  */
 778 static void rx_set_checksum(struct sky2_port *sky2)
 779 {
 780         struct sky2_rx_le *le;
 781
 782         le = sky2_next_rx(sky2);
 783         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 784         le->ctrl = 0;
 785         le->opcode = OP_TCPSTART | HW_OWNER;
 786
 787         sky2_write32(sky2->hw,
 788                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 789                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 790
 791 }
 792
 793 /*
 794  * The RX Stop command will not work for Yukon-2 if the BMU does not
 795  * reach the end of packet and since we can't make sure that we have
 796  * incoming data, we must reset the BMU while it is not doing a DMA
 797  * transfer. Since it is possible that the RX path is still active,
 798  * the RX RAM buffer will be stopped first, so any possible incoming
 799  * data will not trigger a DMA. After the RAM buffer is stopped, the
 800  * BMU is polled until any DMA in progress is ended and only then it
 801  * will be reset.
 802  */
 803 static void sky2_rx_stop(struct sky2_port *sky2)
 804 {
 805         struct sky2_hw *hw = sky2->hw;
 806         unsigned rxq = rxqaddr[sky2->port];
 807         int i;
 808
 809         /* disable the RAM Buffer receive queue */
 810         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 811
 812         for (i = 0; i < 0xffff; i++)
 813                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 814                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 815                         goto stopped;
 816
 817         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 818                sky2->netdev->name);
 819 stopped:
 820         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 821
 822         /* reset the Rx prefetch unit */
 823         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 824 }
 825
 826 /* Clean out receive buffer area, assumes receiver hardware stopped */
 827 static void sky2_rx_clean(struct sky2_port *sky2)
 828 {
 829         unsigned i;
 830
 831         memset(sky2->rx_le, 0, RX_LE_BYTES);
 832         for (i = 0; i < sky2->rx_pending; i++) {
 833                 struct ring_info *re = sky2->rx_ring + i;
 834
 835                 if (re->skb) {
 836                         pci_unmap_single(sky2->hw->pdev,
 837                                          re->mapaddr, sky2->rx_bufsize,
 838                                          PCI_DMA_FROMDEVICE);
 839                         kfree_skb(re->skb);
 840                         re->skb = NULL;
 841                 }
 842         }
 843 }
 844
 845 /* Basic MII support */
 846 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 847 {
 848         struct mii_ioctl_data *data = if_mii(ifr);
 849         struct sky2_port *sky2 = netdev_priv(dev);
 850         struct sky2_hw *hw = sky2->hw;
 851         int err = -EOPNOTSUPP;
 852
 853         if (!netif_running(dev))
 854                 return -ENODEV; /* Phy still in reset */
 855
 856         switch(cmd) {
 857         case SIOCGMIIPHY:
 858                 data->phy_id = PHY_ADDR_MARV;
 859
 860                 /* fallthru */
 861         case SIOCGMIIREG: {
 862                 u16 val = 0;
 863
 864                 down(&sky2->phy_sema);
 865                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 866                 up(&sky2->phy_sema);
 867
 868                 data->val_out = val;
 869                 break;
 870         }
 871
 872         case SIOCSMIIREG:
 873                 if (!capable(CAP_NET_ADMIN))
 874                         return -EPERM;
 875
 876                 down(&sky2->phy_sema);
 877                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 878                                    data->val_in);
 879                 up(&sky2->phy_sema);
 880                 break;
 881         }
 882         return err;
 883 }
 884
 885 #ifdef SKY2_VLAN_TAG_USED
 886 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 887 {
 888         struct sky2_port *sky2 = netdev_priv(dev);
 889         struct sky2_hw *hw = sky2->hw;
 890         u16 port = sky2->port;
 891
 892         spin_lock(&sky2->tx_lock);
 893
 894         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 895         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 896         sky2->vlgrp = grp;
 897
 898         spin_unlock(&sky2->tx_lock);
 899 }
 900
 901 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 902 {
 903         struct sky2_port *sky2 = netdev_priv(dev);
 904         struct sky2_hw *hw = sky2->hw;
 905         u16 port = sky2->port;
 906
 907         spin_lock(&sky2->tx_lock);
 908
 909         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 910         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 911         if (sky2->vlgrp)
 912                 sky2->vlgrp->vlan_devices[vid] = NULL;
 913
 914         spin_unlock(&sky2->tx_lock);
 915 }
 916 #endif
 917
 918 /*
 919  * It appears the hardware has a bug in the FIFO logic that
 920  * cause it to hang if the FIFO gets overrun and the receive buffer
 921  * is not aligned. ALso alloc_skb() won't align properly if slab
 922  * debugging is enabled.
 923  */
 924 static inline struct sk_buff *sky2_alloc_skb(unsigned int size, gfp_t gfp_mask)
 925 {
 926         struct sk_buff *skb;
 927
 928         skb = alloc_skb(size + RX_SKB_ALIGN, gfp_mask);
 929         if (likely(skb)) {
 930                 unsigned long p = (unsigned long) skb->data;
 931                 skb_reserve(skb,
 932                         ((p + RX_SKB_ALIGN - 1) & ~(RX_SKB_ALIGN - 1)) - p);
 933         }
 934
 935         return skb;
 936 }
 937
 938 /*
 939  * Allocate and setup receiver buffer pool.
 940  * In case of 64 bit dma, there are 2X as many list elements
 941  * available as ring entries
 942  * and need to reserve one list element so we don't wrap around.
 943  */
 944 static int sky2_rx_start(struct sky2_port *sky2)
 945 {
 946         struct sky2_hw *hw = sky2->hw;
 947         unsigned rxq = rxqaddr[sky2->port];
 948         int i;
 949
 950         sky2->rx_put = sky2->rx_next = 0;
 951         sky2_qset(hw, rxq);
 952         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 953
 954         rx_set_checksum(sky2);
 955         for (i = 0; i < sky2->rx_pending; i++) {
 956                 struct ring_info *re = sky2->rx_ring + i;
 957
 958                 re->skb = sky2_alloc_skb(sky2->rx_bufsize, GFP_KERNEL);
 959                 if (!re->skb)
 960                         goto nomem;
 961
 962                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
 963                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
 964                 sky2_rx_add(sky2, re->mapaddr);
 965         }
 966
 967         /* Tell chip about available buffers */
 968         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
 969         sky2->rx_last_put = sky2_read16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX));
 970         return 0;
 971 nomem:
 972         sky2_rx_clean(sky2);
 973         return -ENOMEM;
 974 }
 975
 976 /* Bring up network interface. */
 977 static int sky2_up(struct net_device *dev)
 978 {
 979         struct sky2_port *sky2 = netdev_priv(dev);
 980         struct sky2_hw *hw = sky2->hw;
 981         unsigned port = sky2->port;
 982         u32 ramsize, rxspace;
 983         int err = -ENOMEM;
 984
 985         if (netif_msg_ifup(sky2))
 986                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
 987
 988         /* must be power of 2 */
 989         sky2->tx_le = pci_alloc_consistent(hw->pdev,
 990                                            TX_RING_SIZE *
 991                                            sizeof(struct sky2_tx_le),
 992                                            &sky2->tx_le_map);
 993         if (!sky2->tx_le)
 994                 goto err_out;
 995
 996         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
 997                                 GFP_KERNEL);
 998         if (!sky2->tx_ring)
 999                 goto err_out;
1000         sky2->tx_prod = sky2->tx_cons = 0;
1001
1002         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1003                                            &sky2->rx_le_map);
1004         if (!sky2->rx_le)
1005                 goto err_out;
1006         memset(sky2->rx_le, 0, RX_LE_BYTES);
1007
1008         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
1009                                 GFP_KERNEL);
1010         if (!sky2->rx_ring)
1011                 goto err_out;
1012
1013         sky2_mac_init(hw, port);
1014
1015         /* Determine available ram buffer space (in 4K blocks).
1016          * Note: not sure about the FE setting below yet
1017          */
1018         if (hw->chip_id == CHIP_ID_YUKON_FE)
1019                 ramsize = 4;
1020         else
1021                 ramsize = sky2_read8(hw, B2_E_0);
1022
1023         /* Give transmitter one third (rounded up) */
1024         rxspace = ramsize - (ramsize + 2) / 3;
1025
1026         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1027         sky2_ramset(hw, txqaddr[port], rxspace, ramsize);
1028
1029         /* Make sure SyncQ is disabled */
1030         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1031                     RB_RST_SET);
1032
1033         sky2_qset(hw, txqaddr[port]);
1034         if (hw->chip_id == CHIP_ID_YUKON_EC_U)
1035                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1036
1037
1038         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1039                            TX_RING_SIZE - 1);
1040
1041         err = sky2_rx_start(sky2);
1042         if (err)
1043                 goto err_out;
1044
1045         /* Enable interrupts from phy/mac for port */
1046         hw->intr_mask |= (port == 0) ? Y2_IS_PORT_1 : Y2_IS_PORT_2;
1047         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1048         return 0;
1049
1050 err_out:
1051         if (sky2->rx_le) {
1052                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1053                                     sky2->rx_le, sky2->rx_le_map);
1054                 sky2->rx_le = NULL;
1055         }
1056         if (sky2->tx_le) {
1057                 pci_free_consistent(hw->pdev,
1058                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1059                                     sky2->tx_le, sky2->tx_le_map);
1060                 sky2->tx_le = NULL;
1061         }
1062         kfree(sky2->tx_ring);
1063         kfree(sky2->rx_ring);
1064
1065         sky2->tx_ring = NULL;
1066         sky2->rx_ring = NULL;
1067         return err;
1068 }
1069
1070 /* Modular subtraction in ring */
1071 static inline int tx_dist(unsigned tail, unsigned head)
1072 {
1073         return (head - tail) % TX_RING_SIZE;
1074 }
1075
1076 /* Number of list elements available for next tx */
1077 static inline int tx_avail(const struct sky2_port *sky2)
1078 {
1079         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1080 }
1081
1082 /* Estimate of number of transmit list elements required */
1083 static inline unsigned tx_le_req(const struct sk_buff *skb)
1084 {
1085         unsigned count;
1086
1087         count = sizeof(dma_addr_t) / sizeof(u32);
1088         count += skb_shinfo(skb)->nr_frags * count;
1089
1090         if (skb_shinfo(skb)->tso_size)
1091                 ++count;
1092
1093         if (skb->ip_summed == CHECKSUM_HW)
1094                 ++count;
1095
1096         return count;
1097 }
1098
1099 /*
1100  * Put one packet in ring for transmit.
1101  * A single packet can generate multiple list elements, and
1102  * the number of ring elements will probably be less than the number
1103  * of list elements used.
1104  *
1105  * No BH disabling for tx_lock here (like tg3)
1106  */
1107 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1108 {
1109         struct sky2_port *sky2 = netdev_priv(dev);
1110         struct sky2_hw *hw = sky2->hw;
1111         struct sky2_tx_le *le = NULL;
1112         struct tx_ring_info *re;
1113         unsigned i, len;
1114         dma_addr_t mapping;
1115         u32 addr64;
1116         u16 mss;
1117         u8 ctrl;
1118
1119         if (!spin_trylock(&sky2->tx_lock))
1120                 return NETDEV_TX_LOCKED;
1121
1122         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1123                 /* There is a known but harmless race with lockless tx
1124                  * and netif_stop_queue.
1125                  */
1126                 if (!netif_queue_stopped(dev)) {
1127                         netif_stop_queue(dev);
1128                         printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1129                                dev->name);
1130                 }
1131                 spin_unlock(&sky2->tx_lock);
1132
1133                 return NETDEV_TX_BUSY;
1134         }
1135
1136         if (unlikely(netif_msg_tx_queued(sky2)))
1137                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1138                        dev->name, sky2->tx_prod, skb->len);
1139
1140         len = skb_headlen(skb);
1141         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1142         addr64 = high32(mapping);
1143
1144         re = sky2->tx_ring + sky2->tx_prod;
1145
1146         /* Send high bits if changed or crosses boundary */
1147         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1148                 le = get_tx_le(sky2);
1149                 le->tx.addr = cpu_to_le32(addr64);
1150                 le->ctrl = 0;
1151                 le->opcode = OP_ADDR64 | HW_OWNER;
1152                 sky2->tx_addr64 = high32(mapping + len);
1153         }
1154
1155         /* Check for TCP Segmentation Offload */
1156         mss = skb_shinfo(skb)->tso_size;
1157         if (mss != 0) {
1158                 /* just drop the packet if non-linear expansion fails */
1159                 if (skb_header_cloned(skb) &&
1160                     pskb_expand_head(skb, 0, 0, GFP_ATOMIC)) {
1161                         dev_kfree_skb_any(skb);
1162                         goto out_unlock;
1163                 }
1164
1165                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1166                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1167                 mss += ETH_HLEN;
1168         }
1169
1170         if (mss != sky2->tx_last_mss) {
1171                 le = get_tx_le(sky2);
1172                 le->tx.tso.size = cpu_to_le16(mss);
1173                 le->tx.tso.rsvd = 0;
1174                 le->opcode = OP_LRGLEN | HW_OWNER;
1175                 le->ctrl = 0;
1176                 sky2->tx_last_mss = mss;
1177         }
1178
1179         ctrl = 0;
1180 #ifdef SKY2_VLAN_TAG_USED
1181         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1182         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1183                 if (!le) {
1184                         le = get_tx_le(sky2);
1185                         le->tx.addr = 0;
1186                         le->opcode = OP_VLAN|HW_OWNER;
1187                         le->ctrl = 0;
1188                 } else
1189                         le->opcode |= OP_VLAN;
1190                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1191                 ctrl |= INS_VLAN;
1192         }
1193 #endif
1194
1195         /* Handle TCP checksum offload */
1196         if (skb->ip_summed == CHECKSUM_HW) {
1197                 u16 hdr = skb->h.raw - skb->data;
1198                 u16 offset = hdr + skb->csum;
1199
1200                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1201                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1202                         ctrl |= UDPTCP;
1203
1204                 le = get_tx_le(sky2);
1205                 le->tx.csum.start = cpu_to_le16(hdr);
1206                 le->tx.csum.offset = cpu_to_le16(offset);
1207                 le->length = 0; /* initial checksum value */
1208                 le->ctrl = 1;   /* one packet */
1209                 le->opcode = OP_TCPLISW | HW_OWNER;
1210         }
1211
1212         le = get_tx_le(sky2);
1213         le->tx.addr = cpu_to_le32((u32) mapping);
1214         le->length = cpu_to_le16(len);
1215         le->ctrl = ctrl;
1216         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1217
1218         /* Record the transmit mapping info */
1219         re->skb = skb;
1220         pci_unmap_addr_set(re, mapaddr, mapping);
1221
1222         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1223                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1224                 struct tx_ring_info *fre;
1225
1226                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1227                                        frag->size, PCI_DMA_TODEVICE);
1228                 addr64 = high32(mapping);
1229                 if (addr64 != sky2->tx_addr64) {
1230                         le = get_tx_le(sky2);
1231                         le->tx.addr = cpu_to_le32(addr64);
1232                         le->ctrl = 0;
1233                         le->opcode = OP_ADDR64 | HW_OWNER;
1234                         sky2->tx_addr64 = addr64;
1235                 }
1236
1237                 le = get_tx_le(sky2);
1238                 le->tx.addr = cpu_to_le32((u32) mapping);
1239                 le->length = cpu_to_le16(frag->size);
1240                 le->ctrl = ctrl;
1241                 le->opcode = OP_BUFFER | HW_OWNER;
1242
1243                 fre = sky2->tx_ring
1244                     + ((re - sky2->tx_ring) + i + 1) % TX_RING_SIZE;
1245                 pci_unmap_addr_set(fre, mapaddr, mapping);
1246         }
1247
1248         re->idx = sky2->tx_prod;
1249         le->ctrl |= EOP;
1250
1251         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod,
1252                      &sky2->tx_last_put, TX_RING_SIZE);
1253
1254         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1255                 netif_stop_queue(dev);
1256
1257 out_unlock:
1258         spin_unlock(&sky2->tx_lock);
1259
1260         dev->trans_start = jiffies;
1261         return NETDEV_TX_OK;
1262 }
1263
1264 /*
1265  * Free ring elements from starting at tx_cons until "done"
1266  *
1267  * NB: the hardware will tell us about partial completion of multi-part
1268  *     buffers; these are deferred until completion.
1269  */
1270 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1271 {
1272         struct net_device *dev = sky2->netdev;
1273         struct pci_dev *pdev = sky2->hw->pdev;
1274         u16 nxt, put;
1275         unsigned i;
1276
1277         BUG_ON(done >= TX_RING_SIZE);
1278
1279         if (unlikely(netif_msg_tx_done(sky2)))
1280                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1281                        dev->name, done);
1282
1283         for (put = sky2->tx_cons; put != done; put = nxt) {
1284                 struct tx_ring_info *re = sky2->tx_ring + put;
1285                 struct sk_buff *skb = re->skb;
1286
1287                 nxt = re->idx;
1288                 BUG_ON(nxt >= TX_RING_SIZE);
1289                 prefetch(sky2->tx_ring + nxt);
1290
1291                 /* Check for partial status */
1292                 if (tx_dist(put, done) < tx_dist(put, nxt))
1293                         break;
1294
1295                 skb = re->skb;
1296                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1297                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1298
1299                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1300                         struct tx_ring_info *fre;
1301                         fre = sky2->tx_ring + (put + i + 1) % TX_RING_SIZE;
1302                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1303                                        skb_shinfo(skb)->frags[i].size,
1304                                        PCI_DMA_TODEVICE);
1305                 }
1306
1307                 dev_kfree_skb_any(skb);
1308         }
1309
1310         spin_lock(&sky2->tx_lock);
1311         sky2->tx_cons = put;
1312         if (netif_queue_stopped(dev) && tx_avail(sky2) > MAX_SKB_TX_LE)
1313                 netif_wake_queue(dev);
1314         spin_unlock(&sky2->tx_lock);
1315 }
1316
1317 /* Cleanup all untransmitted buffers, assume transmitter not running */
1318 static void sky2_tx_clean(struct sky2_port *sky2)
1319 {
1320         sky2_tx_complete(sky2, sky2->tx_prod);
1321 }
1322
1323 /* Network shutdown */
1324 static int sky2_down(struct net_device *dev)
1325 {
1326         struct sky2_port *sky2 = netdev_priv(dev);
1327         struct sky2_hw *hw = sky2->hw;
1328         unsigned port = sky2->port;
1329         u16 ctrl;
1330
1331         /* Never really got started! */
1332         if (!sky2->tx_le)
1333                 return 0;
1334
1335         if (netif_msg_ifdown(sky2))
1336                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1337
1338         /* Stop more packets from being queued */
1339         netif_stop_queue(dev);
1340
1341         /* Disable port IRQ */
1342         local_irq_disable();
1343         hw->intr_mask &= ~((sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
1344         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1345         local_irq_enable();
1346
1347         flush_scheduled_work();
1348
1349         sky2_phy_reset(hw, port);
1350
1351         /* Stop transmitter */
1352         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1353         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1354
1355         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1356                      RB_RST_SET | RB_DIS_OP_MD);
1357
1358         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1359         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1360         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1361
1362         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1363
1364         /* Workaround shared GMAC reset */
1365         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1366               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1367                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1368
1369         /* Disable Force Sync bit and Enable Alloc bit */
1370         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1371                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1372
1373         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1374         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1375         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1376
1377         /* Reset the PCI FIFO of the async Tx queue */
1378         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1379                      BMU_RST_SET | BMU_FIFO_RST);
1380
1381         /* Reset the Tx prefetch units */
1382         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1383                      PREF_UNIT_RST_SET);
1384
1385         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1386
1387         sky2_rx_stop(sky2);
1388
1389         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1390         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1391
1392         /* turn off LED's */
1393         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1394
1395         synchronize_irq(hw->pdev->irq);
1396
1397         sky2_tx_clean(sky2);
1398         sky2_rx_clean(sky2);
1399
1400         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1401                             sky2->rx_le, sky2->rx_le_map);
1402         kfree(sky2->rx_ring);
1403
1404         pci_free_consistent(hw->pdev,
1405                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1406                             sky2->tx_le, sky2->tx_le_map);
1407         kfree(sky2->tx_ring);
1408
1409         sky2->tx_le = NULL;
1410         sky2->rx_le = NULL;
1411
1412         sky2->rx_ring = NULL;
1413         sky2->tx_ring = NULL;
1414
1415         return 0;
1416 }
1417
1418 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1419 {
1420         if (!hw->copper)
1421                 return SPEED_1000;
1422
1423         if (hw->chip_id == CHIP_ID_YUKON_FE)
1424                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1425
1426         switch (aux & PHY_M_PS_SPEED_MSK) {
1427         case PHY_M_PS_SPEED_1000:
1428                 return SPEED_1000;
1429         case PHY_M_PS_SPEED_100:
1430                 return SPEED_100;
1431         default:
1432                 return SPEED_10;
1433         }
1434 }
1435
1436 static void sky2_link_up(struct sky2_port *sky2)
1437 {
1438         struct sky2_hw *hw = sky2->hw;
1439         unsigned port = sky2->port;
1440         u16 reg;
1441
1442         /* Enable Transmit FIFO Underrun */
1443         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1444
1445         reg = gma_read16(hw, port, GM_GP_CTRL);
1446         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1447                 reg |= GM_GPCR_DUP_FULL;
1448
1449         /* enable Rx/Tx */
1450         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1451         gma_write16(hw, port, GM_GP_CTRL, reg);
1452         gma_read16(hw, port, GM_GP_CTRL);
1453
1454         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1455
1456         netif_carrier_on(sky2->netdev);
1457         netif_wake_queue(sky2->netdev);
1458
1459         /* Turn on link LED */
1460         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1461                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1462
1463         if (hw->chip_id == CHIP_ID_YUKON_XL) {
1464                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1465
1466                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1467                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, PHY_M_LEDC_LOS_CTRL(1) |      /* LINK/ACT */
1468                              PHY_M_LEDC_INIT_CTRL(sky2->speed ==
1469                                                   SPEED_10 ? 7 : 0) |
1470                              PHY_M_LEDC_STA1_CTRL(sky2->speed ==
1471                                                   SPEED_100 ? 7 : 0) |
1472                              PHY_M_LEDC_STA0_CTRL(sky2->speed ==
1473                                                   SPEED_1000 ? 7 : 0));
1474                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1475         }
1476
1477         if (netif_msg_link(sky2))
1478                 printk(KERN_INFO PFX
1479                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1480                        sky2->netdev->name, sky2->speed,
1481                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1482                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1483                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1484 }
1485
1486 static void sky2_link_down(struct sky2_port *sky2)
1487 {
1488         struct sky2_hw *hw = sky2->hw;
1489         unsigned port = sky2->port;
1490         u16 reg;
1491
1492         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1493
1494         reg = gma_read16(hw, port, GM_GP_CTRL);
1495         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1496         gma_write16(hw, port, GM_GP_CTRL, reg);
1497         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1498
1499         if (sky2->rx_pause && !sky2->tx_pause) {
1500                 /* restore Asymmetric Pause bit */
1501                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1502                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1503                              | PHY_M_AN_ASP);
1504         }
1505
1506         netif_carrier_off(sky2->netdev);
1507         netif_stop_queue(sky2->netdev);
1508
1509         /* Turn on link LED */
1510         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1511
1512         if (netif_msg_link(sky2))
1513                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1514         sky2_phy_init(hw, port);
1515 }
1516
1517 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1518 {
1519         struct sky2_hw *hw = sky2->hw;
1520         unsigned port = sky2->port;
1521         u16 lpa;
1522
1523         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1524
1525         if (lpa & PHY_M_AN_RF) {
1526                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1527                 return -1;
1528         }
1529
1530         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1531             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1532                 printk(KERN_ERR PFX "%s: master/slave fault",
1533                        sky2->netdev->name);
1534                 return -1;
1535         }
1536
1537         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1538                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1539                        sky2->netdev->name);
1540                 return -1;
1541         }
1542
1543         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1544
1545         sky2->speed = sky2_phy_speed(hw, aux);
1546
1547         /* Pause bits are offset (9..8) */
1548         if (hw->chip_id == CHIP_ID_YUKON_XL)
1549                 aux >>= 6;
1550
1551         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1552         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1553
1554         if ((sky2->tx_pause || sky2->rx_pause)
1555             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1556                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1557         else
1558                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1559
1560         return 0;
1561 }
1562
1563 /*
1564  * Interrupt from PHY are handled outside of interrupt context
1565  * because accessing phy registers requires spin wait which might
1566  * cause excess interrupt latency.
1567  */
1568 static void sky2_phy_task(void *arg)
1569 {
1570         struct sky2_port *sky2 = arg;
1571         struct sky2_hw *hw = sky2->hw;
1572         u16 istatus, phystat;
1573
1574         down(&sky2->phy_sema);
1575         istatus = gm_phy_read(hw, sky2->port, PHY_MARV_INT_STAT);
1576         phystat = gm_phy_read(hw, sky2->port, PHY_MARV_PHY_STAT);
1577
1578         if (netif_msg_intr(sky2))
1579                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1580                        sky2->netdev->name, istatus, phystat);
1581
1582         if (istatus & PHY_M_IS_AN_COMPL) {
1583                 if (sky2_autoneg_done(sky2, phystat) == 0)
1584                         sky2_link_up(sky2);
1585                 goto out;
1586         }
1587
1588         if (istatus & PHY_M_IS_LSP_CHANGE)
1589                 sky2->speed = sky2_phy_speed(hw, phystat);
1590
1591         if (istatus & PHY_M_IS_DUP_CHANGE)
1592                 sky2->duplex =
1593                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1594
1595         if (istatus & PHY_M_IS_LST_CHANGE) {
1596                 if (phystat & PHY_M_PS_LINK_UP)
1597                         sky2_link_up(sky2);
1598                 else
1599                         sky2_link_down(sky2);
1600         }
1601 out:
1602         up(&sky2->phy_sema);
1603
1604         local_irq_disable();
1605         hw->intr_mask |= (sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2;
1606         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1607         local_irq_enable();
1608 }
1609
1610 static void sky2_tx_timeout(struct net_device *dev)
1611 {
1612         struct sky2_port *sky2 = netdev_priv(dev);
1613         struct sky2_hw *hw = sky2->hw;
1614         unsigned txq = txqaddr[sky2->port];
1615
1616         if (netif_msg_timer(sky2))
1617                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1618
1619         netif_stop_queue(dev);
1620
1621         sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1622         sky2_read32(hw, Q_ADDR(txq, Q_CSR));
1623
1624         sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1625
1626         sky2_tx_clean(sky2);
1627
1628         sky2_qset(hw, txq);
1629         sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1630
1631         netif_wake_queue(dev);
1632 }
1633
1634
1635 #define roundup(x, y)   ((((x)+((y)-1))/(y))*(y))
1636 /* Want receive buffer size to be multiple of 64 bits, and incl room for vlan */
1637 static inline unsigned sky2_buf_size(int mtu)
1638 {
1639         return roundup(mtu + ETH_HLEN + 4, 8);
1640 }
1641
1642 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1643 {
1644         struct sky2_port *sky2 = netdev_priv(dev);
1645         struct sky2_hw *hw = sky2->hw;
1646         int err;
1647         u16 ctl, mode;
1648
1649         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1650                 return -EINVAL;
1651
1652         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1653                 return -EINVAL;
1654
1655         if (!netif_running(dev)) {
1656                 dev->mtu = new_mtu;
1657                 return 0;
1658         }
1659
1660         sky2_write32(hw, B0_IMSK, 0);
1661
1662         dev->trans_start = jiffies;     /* prevent tx timeout */
1663         netif_stop_queue(dev);
1664         netif_poll_disable(hw->dev[0]);
1665
1666         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1667         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1668         sky2_rx_stop(sky2);
1669         sky2_rx_clean(sky2);
1670
1671         dev->mtu = new_mtu;
1672         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1673         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1674                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1675
1676         if (dev->mtu > ETH_DATA_LEN)
1677                 mode |= GM_SMOD_JUMBO_ENA;
1678
1679         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1680
1681         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1682
1683         err = sky2_rx_start(sky2);
1684         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1685
1686         if (err)
1687                 dev_close(dev);
1688         else {
1689                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1690
1691                 netif_poll_enable(hw->dev[0]);
1692                 netif_wake_queue(dev);
1693         }
1694
1695         return err;
1696 }
1697
1698 /*
1699  * Receive one packet.
1700  * For small packets or errors, just reuse existing skb.
1701  * For larger packets, get new buffer.
1702  */
1703 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1704                                     u16 length, u32 status)
1705 {
1706         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1707         struct sk_buff *skb = NULL;
1708
1709         if (unlikely(netif_msg_rx_status(sky2)))
1710                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1711                        sky2->netdev->name, sky2->rx_next, status, length);
1712
1713         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1714         prefetch(sky2->rx_ring + sky2->rx_next);
1715
1716         if (status & GMR_FS_ANY_ERR)
1717                 goto error;
1718
1719         if (!(status & GMR_FS_RX_OK))
1720                 goto resubmit;
1721
1722         if ((status >> 16) != length || length > sky2->rx_bufsize)
1723                 goto oversize;
1724
1725         if (length < copybreak) {
1726                 skb = alloc_skb(length + 2, GFP_ATOMIC);
1727                 if (!skb)
1728                         goto resubmit;
1729
1730                 skb_reserve(skb, 2);
1731                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1732                                             length, PCI_DMA_FROMDEVICE);
1733                 memcpy(skb->data, re->skb->data, length);
1734                 skb->ip_summed = re->skb->ip_summed;
1735                 skb->csum = re->skb->csum;
1736                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1737                                                length, PCI_DMA_FROMDEVICE);
1738         } else {
1739                 struct sk_buff *nskb;
1740
1741                 nskb = sky2_alloc_skb(sky2->rx_bufsize, GFP_ATOMIC);
1742                 if (!nskb)
1743                         goto resubmit;
1744
1745                 skb = re->skb;
1746                 re->skb = nskb;
1747                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1748                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1749                 prefetch(skb->data);
1750
1751                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1752                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1753         }
1754
1755         skb_put(skb, length);
1756 resubmit:
1757         re->skb->ip_summed = CHECKSUM_NONE;
1758         sky2_rx_add(sky2, re->mapaddr);
1759
1760         /* Tell receiver about new buffers. */
1761         sky2_put_idx(sky2->hw, rxqaddr[sky2->port], sky2->rx_put,
1762                      &sky2->rx_last_put, RX_LE_SIZE);
1763
1764         return skb;
1765
1766 oversize:
1767         ++sky2->net_stats.rx_over_errors;
1768         goto resubmit;
1769
1770 error:
1771         ++sky2->net_stats.rx_errors;
1772
1773         if (netif_msg_rx_err(sky2))
1774                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1775                        sky2->netdev->name, status, length);
1776
1777         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1778                 sky2->net_stats.rx_length_errors++;
1779         if (status & GMR_FS_FRAGMENT)
1780                 sky2->net_stats.rx_frame_errors++;
1781         if (status & GMR_FS_CRC_ERR)
1782                 sky2->net_stats.rx_crc_errors++;
1783         if (status & GMR_FS_RX_FF_OV)
1784                 sky2->net_stats.rx_fifo_errors++;
1785
1786         goto resubmit;
1787 }
1788
1789 /*
1790  * Check for transmit complete
1791  */
1792 #define TX_NO_STATUS    0xffff
1793
1794 static inline void sky2_tx_check(struct sky2_hw *hw, int port, u16 last)
1795 {
1796         if (last != TX_NO_STATUS) {
1797                 struct net_device *dev = hw->dev[port];
1798                 if (dev && netif_running(dev)) {
1799                         struct sky2_port *sky2 = netdev_priv(dev);
1800                         sky2_tx_complete(sky2, last);
1801                 }
1802         }
1803 }
1804
1805 /*
1806  * Both ports share the same status interrupt, therefore there is only
1807  * one poll routine.
1808  */
1809 static int sky2_poll(struct net_device *dev0, int *budget)
1810 {
1811         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
1812         unsigned int to_do = min(dev0->quota, *budget);
1813         unsigned int work_done = 0;
1814         u16 hwidx;
1815         u16 tx_done[2] = { TX_NO_STATUS, TX_NO_STATUS };
1816
1817         hwidx = sky2_read16(hw, STAT_PUT_IDX);
1818         BUG_ON(hwidx >= STATUS_RING_SIZE);
1819         rmb();
1820
1821         while (hwidx != hw->st_idx) {
1822                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1823                 struct net_device *dev;
1824                 struct sky2_port *sky2;
1825                 struct sk_buff *skb;
1826                 u32 status;
1827                 u16 length;
1828
1829                 le = hw->st_le + hw->st_idx;
1830                 hw->st_idx = (hw->st_idx + 1) % STATUS_RING_SIZE;
1831                 prefetch(hw->st_le + hw->st_idx);
1832
1833                 BUG_ON(le->link >= 2);
1834                 dev = hw->dev[le->link];
1835                 if (dev == NULL || !netif_running(dev))
1836                         continue;
1837
1838                 sky2 = netdev_priv(dev);
1839                 status = le32_to_cpu(le->status);
1840                 length = le16_to_cpu(le->length);
1841
1842                 switch (le->opcode & ~HW_OWNER) {
1843                 case OP_RXSTAT:
1844                         skb = sky2_receive(sky2, length, status);
1845                         if (!skb)
1846                                 break;
1847
1848                         skb->dev = dev;
1849                         skb->protocol = eth_type_trans(skb, dev);
1850                         dev->last_rx = jiffies;
1851
1852 #ifdef SKY2_VLAN_TAG_USED
1853                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1854                                 vlan_hwaccel_receive_skb(skb,
1855                                                          sky2->vlgrp,
1856                                                          be16_to_cpu(sky2->rx_tag));
1857                         } else
1858 #endif
1859                                 netif_receive_skb(skb);
1860
1861                         if (++work_done >= to_do)
1862                                 goto exit_loop;
1863                         break;
1864
1865 #ifdef SKY2_VLAN_TAG_USED
1866                 case OP_RXVLAN:
1867                         sky2->rx_tag = length;
1868                         break;
1869
1870                 case OP_RXCHKSVLAN:
1871                         sky2->rx_tag = length;
1872                         /* fall through */
1873 #endif
1874                 case OP_RXCHKS:
1875                         skb = sky2->rx_ring[sky2->rx_next].skb;
1876                         skb->ip_summed = CHECKSUM_HW;
1877                         skb->csum = le16_to_cpu(status);
1878                         break;
1879
1880                 case OP_TXINDEXLE:
1881                         /* TX index reports status for both ports */
1882                         tx_done[0] = status & 0xffff;
1883                         tx_done[1] = ((status >> 24) & 0xff)
1884                                 | (u16)(length & 0xf) << 8;
1885                         break;
1886
1887                 default:
1888                         if (net_ratelimit())
1889                                 printk(KERN_WARNING PFX
1890                                        "unknown status opcode 0x%x\n", le->opcode);
1891                         break;
1892                 }
1893         }
1894
1895 exit_loop:
1896         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
1897
1898         sky2_tx_check(hw, 0, tx_done[0]);
1899         sky2_tx_check(hw, 1, tx_done[1]);
1900
1901         if (sky2_read16(hw, STAT_PUT_IDX) == hw->st_idx) {
1902                 /* need to restart TX timer */
1903                 if (is_ec_a1(hw)) {
1904                         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1905                         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1906                 }
1907
1908                 netif_rx_complete(dev0);
1909                 hw->intr_mask |= Y2_IS_STAT_BMU;
1910                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
1911                 return 0;
1912         } else {
1913                 *budget -= work_done;
1914                 dev0->quota -= work_done;
1915                 return 1;
1916         }
1917 }
1918
1919 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
1920 {
1921         struct net_device *dev = hw->dev[port];
1922
1923         printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
1924                dev->name, status);
1925
1926         if (status & Y2_IS_PAR_RD1) {
1927                 printk(KERN_ERR PFX "%s: ram data read parity error\n",
1928                        dev->name);
1929                 /* Clear IRQ */
1930                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
1931         }
1932
1933         if (status & Y2_IS_PAR_WR1) {
1934                 printk(KERN_ERR PFX "%s: ram data write parity error\n",
1935                        dev->name);
1936
1937                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
1938         }
1939
1940         if (status & Y2_IS_PAR_MAC1) {
1941                 printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
1942                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
1943         }
1944
1945         if (status & Y2_IS_PAR_RX1) {
1946                 printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
1947                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
1948         }
1949
1950         if (status & Y2_IS_TCP_TXA1) {
1951                 printk(KERN_ERR PFX "%s: TCP segmentation error\n", dev->name);
1952                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
1953         }
1954 }
1955
1956 static void sky2_hw_intr(struct sky2_hw *hw)
1957 {
1958         u32 status = sky2_read32(hw, B0_HWE_ISRC);
1959
1960         if (status & Y2_IS_TIST_OV)
1961                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
1962
1963         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
1964                 u16 pci_err;
1965
1966                 pci_read_config_word(hw->pdev, PCI_STATUS, &pci_err);
1967                 printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
1968                        pci_name(hw->pdev), pci_err);
1969
1970                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1971                 pci_write_config_word(hw->pdev, PCI_STATUS,
1972                                       pci_err | PCI_STATUS_ERROR_BITS);
1973                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1974         }
1975
1976         if (status & Y2_IS_PCI_EXP) {
1977                 /* PCI-Express uncorrectable Error occurred */
1978                 u32 pex_err;
1979
1980                 pci_read_config_dword(hw->pdev, PEX_UNC_ERR_STAT, &pex_err);
1981
1982                 printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
1983                        pci_name(hw->pdev), pex_err);
1984
1985                 /* clear the interrupt */
1986                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1987                 pci_write_config_dword(hw->pdev, PEX_UNC_ERR_STAT,
1988                                        0xffffffffUL);
1989                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1990
1991                 if (pex_err & PEX_FATAL_ERRORS) {
1992                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
1993                         hwmsk &= ~Y2_IS_PCI_EXP;
1994                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
1995                 }
1996         }
1997
1998         if (status & Y2_HWE_L1_MASK)
1999                 sky2_hw_error(hw, 0, status);
2000         status >>= 8;
2001         if (status & Y2_HWE_L1_MASK)
2002                 sky2_hw_error(hw, 1, status);
2003 }
2004
2005 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2006 {
2007         struct net_device *dev = hw->dev[port];
2008         struct sky2_port *sky2 = netdev_priv(dev);
2009         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2010
2011         if (netif_msg_intr(sky2))
2012                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2013                        dev->name, status);
2014
2015         if (status & GM_IS_RX_FF_OR) {
2016                 ++sky2->net_stats.rx_fifo_errors;
2017                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2018         }
2019
2020         if (status & GM_IS_TX_FF_UR) {
2021                 ++sky2->net_stats.tx_fifo_errors;
2022                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2023         }
2024 }
2025
2026 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2027 {
2028         struct net_device *dev = hw->dev[port];
2029         struct sky2_port *sky2 = netdev_priv(dev);
2030
2031         hw->intr_mask &= ~(port == 0 ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
2032         sky2_write32(hw, B0_IMSK, hw->intr_mask);
2033         schedule_work(&sky2->phy_task);
2034 }
2035
2036 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
2037 {
2038         struct sky2_hw *hw = dev_id;
2039         struct net_device *dev0 = hw->dev[0];
2040         u32 status;
2041
2042         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2043         if (status == 0 || status == ~0)
2044                 return IRQ_NONE;
2045
2046         if (status & Y2_IS_HW_ERR)
2047                 sky2_hw_intr(hw);
2048
2049         /* Do NAPI for Rx and Tx status */
2050         if (status & Y2_IS_STAT_BMU) {
2051                 hw->intr_mask &= ~Y2_IS_STAT_BMU;
2052                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
2053
2054                 if (likely(__netif_rx_schedule_prep(dev0))) {
2055                         prefetch(&hw->st_le[hw->st_idx]);
2056                         __netif_rx_schedule(dev0);
2057                 }
2058         }
2059
2060         if (status & Y2_IS_IRQ_PHY1)
2061                 sky2_phy_intr(hw, 0);
2062
2063         if (status & Y2_IS_IRQ_PHY2)
2064                 sky2_phy_intr(hw, 1);
2065
2066         if (status & Y2_IS_IRQ_MAC1)
2067                 sky2_mac_intr(hw, 0);
2068
2069         if (status & Y2_IS_IRQ_MAC2)
2070                 sky2_mac_intr(hw, 1);
2071
2072         sky2_write32(hw, B0_Y2_SP_ICR, 2);
2073
2074         sky2_read32(hw, B0_IMSK);
2075
2076         return IRQ_HANDLED;
2077 }
2078
2079 #ifdef CONFIG_NET_POLL_CONTROLLER
2080 static void sky2_netpoll(struct net_device *dev)
2081 {
2082         struct sky2_port *sky2 = netdev_priv(dev);
2083
2084         sky2_intr(sky2->hw->pdev->irq, sky2->hw, NULL);
2085 }
2086 #endif
2087
2088 /* Chip internal frequency for clock calculations */
2089 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2090 {
2091         switch (hw->chip_id) {
2092         case CHIP_ID_YUKON_EC:
2093         case CHIP_ID_YUKON_EC_U:
2094                 return 125;     /* 125 Mhz */
2095         case CHIP_ID_YUKON_FE:
2096                 return 100;     /* 100 Mhz */
2097         default:                /* YUKON_XL */
2098                 return 156;     /* 156 Mhz */
2099         }
2100 }
2101
2102 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2103 {
2104         return sky2_mhz(hw) * us;
2105 }
2106
2107 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2108 {
2109         return clk / sky2_mhz(hw);
2110 }
2111
2112
2113 static int sky2_reset(struct sky2_hw *hw)
2114 {
2115         u32 ctst;
2116         u16 status;
2117         u8 t8, pmd_type;
2118         int i;
2119
2120         ctst = sky2_read32(hw, B0_CTST);
2121
2122         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2123         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2124         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2125                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2126                        pci_name(hw->pdev), hw->chip_id);
2127                 return -EOPNOTSUPP;
2128         }
2129
2130         /* ring for status responses */
2131         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
2132                                          &hw->st_dma);
2133         if (!hw->st_le)
2134                 return -ENOMEM;
2135
2136         /* disable ASF */
2137         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2138                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2139                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2140         }
2141
2142         /* do a SW reset */
2143         sky2_write8(hw, B0_CTST, CS_RST_SET);
2144         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2145
2146         /* clear PCI errors, if any */
2147         pci_read_config_word(hw->pdev, PCI_STATUS, &status);
2148         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2149         pci_write_config_word(hw->pdev, PCI_STATUS,
2150                               status | PCI_STATUS_ERROR_BITS);
2151
2152         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2153
2154         /* clear any PEX errors */
2155         if (is_pciex(hw)) {
2156                 u16 lstat;
2157                 pci_write_config_dword(hw->pdev, PEX_UNC_ERR_STAT,
2158                                        0xffffffffUL);
2159                 pci_read_config_word(hw->pdev, PEX_LNK_STAT, &lstat);
2160         }
2161
2162         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2163         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2164
2165         hw->ports = 1;
2166         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2167         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2168                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2169                         ++hw->ports;
2170         }
2171         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2172
2173         sky2_set_power_state(hw, PCI_D0);
2174
2175         for (i = 0; i < hw->ports; i++) {
2176                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2177                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2178         }
2179
2180         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2181
2182         /* Clear I2C IRQ noise */
2183         sky2_write32(hw, B2_I2C_IRQ, 1);
2184
2185         /* turn off hardware timer (unused) */
2186         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2187         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2188
2189         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2190
2191         /* Turn off descriptor polling */
2192         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2193
2194         /* Turn off receive timestamp */
2195         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2196         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2197
2198         /* enable the Tx Arbiters */
2199         for (i = 0; i < hw->ports; i++)
2200                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2201
2202         /* Initialize ram interface */
2203         for (i = 0; i < hw->ports; i++) {
2204                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2205
2206                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2207                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2208                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2209                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2210                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2211                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2212                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2213                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2214                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2215                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2216                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2217                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2218         }
2219
2220         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2221
2222         for (i = 0; i < hw->ports; i++)
2223                 sky2_phy_reset(hw, i);
2224
2225         memset(hw->st_le, 0, STATUS_LE_BYTES);
2226         hw->st_idx = 0;
2227
2228         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2229         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2230
2231         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2232         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2233
2234         /* Set the list last index */
2235         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2236
2237         /* These status setup values are copied from SysKonnect's driver */
2238         if (is_ec_a1(hw)) {
2239                 /* WA for dev. #4.3 */
2240                 sky2_write16(hw, STAT_TX_IDX_TH, 0xfff);        /* Tx Threshold */
2241
2242                 /* set Status-FIFO watermark */
2243                 sky2_write8(hw, STAT_FIFO_WM, 0x21);    /* WA for dev. #4.18 */
2244
2245                 /* set Status-FIFO ISR watermark */
2246                 sky2_write8(hw, STAT_FIFO_ISR_WM, 0x07);        /* WA for dev. #4.18 */
2247                 sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 10000));
2248         } else {
2249                 sky2_write16(hw, STAT_TX_IDX_TH, 10);
2250                 sky2_write8(hw, STAT_FIFO_WM, 16);
2251
2252                 /* set Status-FIFO ISR watermark */
2253                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2254                         sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2255                 else
2256                         sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2257
2258                 sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2259                 sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2260                 sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2261         }
2262
2263         /* enable status unit */
2264         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2265
2266         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2267         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2268         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2269
2270         return 0;
2271 }
2272
2273 static inline u32 sky2_supported_modes(const struct sky2_hw *hw)
2274 {
2275         u32 modes;
2276         if (hw->copper) {
2277                 modes = SUPPORTED_10baseT_Half
2278                     | SUPPORTED_10baseT_Full
2279                     | SUPPORTED_100baseT_Half
2280                     | SUPPORTED_100baseT_Full
2281                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2282
2283                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2284                         modes |= SUPPORTED_1000baseT_Half
2285                             | SUPPORTED_1000baseT_Full;
2286         } else
2287                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2288                     | SUPPORTED_Autoneg;
2289         return modes;
2290 }
2291
2292 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2293 {
2294         struct sky2_port *sky2 = netdev_priv(dev);
2295         struct sky2_hw *hw = sky2->hw;
2296
2297         ecmd->transceiver = XCVR_INTERNAL;
2298         ecmd->supported = sky2_supported_modes(hw);
2299         ecmd->phy_address = PHY_ADDR_MARV;
2300         if (hw->copper) {
2301                 ecmd->supported = SUPPORTED_10baseT_Half
2302                     | SUPPORTED_10baseT_Full
2303                     | SUPPORTED_100baseT_Half
2304                     | SUPPORTED_100baseT_Full
2305                     | SUPPORTED_1000baseT_Half
2306                     | SUPPORTED_1000baseT_Full
2307                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2308                 ecmd->port = PORT_TP;
2309         } else
2310                 ecmd->port = PORT_FIBRE;
2311
2312         ecmd->advertising = sky2->advertising;
2313         ecmd->autoneg = sky2->autoneg;
2314         ecmd->speed = sky2->speed;
2315         ecmd->duplex = sky2->duplex;
2316         return 0;
2317 }
2318
2319 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2320 {
2321         struct sky2_port *sky2 = netdev_priv(dev);
2322         const struct sky2_hw *hw = sky2->hw;
2323         u32 supported = sky2_supported_modes(hw);
2324
2325         if (ecmd->autoneg == AUTONEG_ENABLE) {
2326                 ecmd->advertising = supported;
2327                 sky2->duplex = -1;
2328                 sky2->speed = -1;
2329         } else {
2330                 u32 setting;
2331
2332                 switch (ecmd->speed) {
2333                 case SPEED_1000:
2334                         if (ecmd->duplex == DUPLEX_FULL)
2335                                 setting = SUPPORTED_1000baseT_Full;
2336                         else if (ecmd->duplex == DUPLEX_HALF)
2337                                 setting = SUPPORTED_1000baseT_Half;
2338                         else
2339                                 return -EINVAL;
2340                         break;
2341                 case SPEED_100:
2342                         if (ecmd->duplex == DUPLEX_FULL)
2343                                 setting = SUPPORTED_100baseT_Full;
2344                         else if (ecmd->duplex == DUPLEX_HALF)
2345                                 setting = SUPPORTED_100baseT_Half;
2346                         else
2347                                 return -EINVAL;
2348                         break;
2349
2350                 case SPEED_10:
2351                         if (ecmd->duplex == DUPLEX_FULL)
2352                                 setting = SUPPORTED_10baseT_Full;
2353                         else if (ecmd->duplex == DUPLEX_HALF)
2354                                 setting = SUPPORTED_10baseT_Half;
2355                         else
2356                                 return -EINVAL;
2357                         break;
2358                 default:
2359                         return -EINVAL;
2360                 }
2361
2362                 if ((setting & supported) == 0)
2363                         return -EINVAL;
2364
2365                 sky2->speed = ecmd->speed;
2366                 sky2->duplex = ecmd->duplex;
2367         }
2368
2369         sky2->autoneg = ecmd->autoneg;
2370         sky2->advertising = ecmd->advertising;
2371
2372         if (netif_running(dev))
2373                 sky2_phy_reinit(sky2);
2374
2375         return 0;
2376 }
2377
2378 static void sky2_get_drvinfo(struct net_device *dev,
2379                              struct ethtool_drvinfo *info)
2380 {
2381         struct sky2_port *sky2 = netdev_priv(dev);
2382
2383         strcpy(info->driver, DRV_NAME);
2384         strcpy(info->version, DRV_VERSION);
2385         strcpy(info->fw_version, "N/A");
2386         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2387 }
2388
2389 static const struct sky2_stat {
2390         char name[ETH_GSTRING_LEN];
2391         u16 offset;
2392 } sky2_stats[] = {
2393         { "tx_bytes",      GM_TXO_OK_HI },
2394         { "rx_bytes",      GM_RXO_OK_HI },
2395         { "tx_broadcast",  GM_TXF_BC_OK },
2396         { "rx_broadcast",  GM_RXF_BC_OK },
2397         { "tx_multicast",  GM_TXF_MC_OK },
2398         { "rx_multicast",  GM_RXF_MC_OK },
2399         { "tx_unicast",    GM_TXF_UC_OK },
2400         { "rx_unicast",    GM_RXF_UC_OK },
2401         { "tx_mac_pause",  GM_TXF_MPAUSE },
2402         { "rx_mac_pause",  GM_RXF_MPAUSE },
2403         { "collisions",    GM_TXF_SNG_COL },
2404         { "late_collision",GM_TXF_LAT_COL },
2405         { "aborted",       GM_TXF_ABO_COL },
2406         { "multi_collisions", GM_TXF_MUL_COL },
2407         { "fifo_underrun", GM_TXE_FIFO_UR },
2408         { "fifo_overflow", GM_RXE_FIFO_OV },
2409         { "rx_toolong",    GM_RXF_LNG_ERR },
2410         { "rx_jabber",     GM_RXF_JAB_PKT },
2411         { "rx_runt",       GM_RXE_FRAG },
2412         { "rx_too_long",   GM_RXF_LNG_ERR },
2413         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2414 };
2415
2416 static u32 sky2_get_rx_csum(struct net_device *dev)
2417 {
2418         struct sky2_port *sky2 = netdev_priv(dev);
2419
2420         return sky2->rx_csum;
2421 }
2422
2423 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2424 {
2425         struct sky2_port *sky2 = netdev_priv(dev);
2426
2427         sky2->rx_csum = data;
2428
2429         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2430                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2431
2432         return 0;
2433 }
2434
2435 static u32 sky2_get_msglevel(struct net_device *netdev)
2436 {
2437         struct sky2_port *sky2 = netdev_priv(netdev);
2438         return sky2->msg_enable;
2439 }
2440
2441 static int sky2_nway_reset(struct net_device *dev)
2442 {
2443         struct sky2_port *sky2 = netdev_priv(dev);
2444
2445         if (sky2->autoneg != AUTONEG_ENABLE)
2446                 return -EINVAL;
2447
2448         sky2_phy_reinit(sky2);
2449
2450         return 0;
2451 }
2452
2453 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2454 {
2455         struct sky2_hw *hw = sky2->hw;
2456         unsigned port = sky2->port;
2457         int i;
2458
2459         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2460             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2461         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2462             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2463
2464         for (i = 2; i < count; i++)
2465                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2466 }
2467
2468 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2469 {
2470         struct sky2_port *sky2 = netdev_priv(netdev);
2471         sky2->msg_enable = value;
2472 }
2473
2474 static int sky2_get_stats_count(struct net_device *dev)
2475 {
2476         return ARRAY_SIZE(sky2_stats);
2477 }
2478
2479 static void sky2_get_ethtool_stats(struct net_device *dev,
2480                                    struct ethtool_stats *stats, u64 * data)
2481 {
2482         struct sky2_port *sky2 = netdev_priv(dev);
2483
2484         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2485 }
2486
2487 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2488 {
2489         int i;
2490
2491         switch (stringset) {
2492         case ETH_SS_STATS:
2493                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2494                         memcpy(data + i * ETH_GSTRING_LEN,
2495                                sky2_stats[i].name, ETH_GSTRING_LEN);
2496                 break;
2497         }
2498 }
2499
2500 /* Use hardware MIB variables for critical path statistics and
2501  * transmit feedback not reported at interrupt.
2502  * Other errors are accounted for in interrupt handler.
2503  */
2504 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2505 {
2506         struct sky2_port *sky2 = netdev_priv(dev);
2507         u64 data[13];
2508
2509         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2510
2511         sky2->net_stats.tx_bytes = data[0];
2512         sky2->net_stats.rx_bytes = data[1];
2513         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2514         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2515         sky2->net_stats.multicast = data[5] + data[7];
2516         sky2->net_stats.collisions = data[10];
2517         sky2->net_stats.tx_aborted_errors = data[12];
2518
2519         return &sky2->net_stats;
2520 }
2521
2522 static int sky2_set_mac_address(struct net_device *dev, void *p)
2523 {
2524         struct sky2_port *sky2 = netdev_priv(dev);
2525         struct sockaddr *addr = p;
2526
2527         if (!is_valid_ether_addr(addr->sa_data))
2528                 return -EADDRNOTAVAIL;
2529
2530         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2531         memcpy_toio(sky2->hw->regs + B2_MAC_1 + sky2->port * 8,
2532                     dev->dev_addr, ETH_ALEN);
2533         memcpy_toio(sky2->hw->regs + B2_MAC_2 + sky2->port * 8,
2534                     dev->dev_addr, ETH_ALEN);
2535
2536         if (netif_running(dev))
2537                 sky2_phy_reinit(sky2);
2538
2539         return 0;
2540 }
2541
2542 static void sky2_set_multicast(struct net_device *dev)
2543 {
2544         struct sky2_port *sky2 = netdev_priv(dev);
2545         struct sky2_hw *hw = sky2->hw;
2546         unsigned port = sky2->port;
2547         struct dev_mc_list *list = dev->mc_list;
2548         u16 reg;
2549         u8 filter[8];
2550
2551         memset(filter, 0, sizeof(filter));
2552
2553         reg = gma_read16(hw, port, GM_RX_CTRL);
2554         reg |= GM_RXCR_UCF_ENA;
2555
2556         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2557                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2558         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2559                 memset(filter, 0xff, sizeof(filter));
2560         else if (dev->mc_count == 0)    /* no multicast */
2561                 reg &= ~GM_RXCR_MCF_ENA;
2562         else {
2563                 int i;
2564                 reg |= GM_RXCR_MCF_ENA;
2565
2566                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2567                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2568                         filter[bit / 8] |= 1 << (bit % 8);
2569                 }
2570         }
2571
2572         gma_write16(hw, port, GM_MC_ADDR_H1,
2573                     (u16) filter[0] | ((u16) filter[1] << 8));
2574         gma_write16(hw, port, GM_MC_ADDR_H2,
2575                     (u16) filter[2] | ((u16) filter[3] << 8));
2576         gma_write16(hw, port, GM_MC_ADDR_H3,
2577                     (u16) filter[4] | ((u16) filter[5] << 8));
2578         gma_write16(hw, port, GM_MC_ADDR_H4,
2579                     (u16) filter[6] | ((u16) filter[7] << 8));
2580
2581         gma_write16(hw, port, GM_RX_CTRL, reg);
2582 }
2583
2584 /* Can have one global because blinking is controlled by
2585  * ethtool and that is always under RTNL mutex
2586  */
2587 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2588 {
2589         u16 pg;
2590
2591         switch (hw->chip_id) {
2592         case CHIP_ID_YUKON_XL:
2593                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2594                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2595                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2596                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2597                                    PHY_M_LEDC_INIT_CTRL(7) |
2598                                    PHY_M_LEDC_STA1_CTRL(7) |
2599                                    PHY_M_LEDC_STA0_CTRL(7))
2600                              : 0);
2601
2602                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2603                 break;
2604
2605         default:
2606                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2607                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2608                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2609                              PHY_M_LED_MO_10(MO_LED_ON) |
2610                              PHY_M_LED_MO_100(MO_LED_ON) |
2611                              PHY_M_LED_MO_1000(MO_LED_ON) |
2612                              PHY_M_LED_MO_RX(MO_LED_ON)
2613                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2614                              PHY_M_LED_MO_10(MO_LED_OFF) |
2615                              PHY_M_LED_MO_100(MO_LED_OFF) |
2616                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2617                              PHY_M_LED_MO_RX(MO_LED_OFF));
2618
2619         }
2620 }
2621
2622 /* blink LED's for finding board */
2623 static int sky2_phys_id(struct net_device *dev, u32 data)
2624 {
2625         struct sky2_port *sky2 = netdev_priv(dev);
2626         struct sky2_hw *hw = sky2->hw;
2627         unsigned port = sky2->port;
2628         u16 ledctrl, ledover = 0;
2629         long ms;
2630         int interrupted;
2631         int onoff = 1;
2632
2633         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2634                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2635         else
2636                 ms = data * 1000;
2637
2638         /* save initial values */
2639         down(&sky2->phy_sema);
2640         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2641                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2642                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2643                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2644                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2645         } else {
2646                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2647                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2648         }
2649
2650         interrupted = 0;
2651         while (!interrupted && ms > 0) {
2652                 sky2_led(hw, port, onoff);
2653                 onoff = !onoff;
2654
2655                 up(&sky2->phy_sema);
2656                 interrupted = msleep_interruptible(250);
2657                 down(&sky2->phy_sema);
2658
2659                 ms -= 250;
2660         }
2661
2662         /* resume regularly scheduled programming */
2663         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2664                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2665                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2666                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2667                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2668         } else {
2669                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2670                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2671         }
2672         up(&sky2->phy_sema);
2673
2674         return 0;
2675 }
2676
2677 static void sky2_get_pauseparam(struct net_device *dev,
2678                                 struct ethtool_pauseparam *ecmd)
2679 {
2680         struct sky2_port *sky2 = netdev_priv(dev);
2681
2682         ecmd->tx_pause = sky2->tx_pause;
2683         ecmd->rx_pause = sky2->rx_pause;
2684         ecmd->autoneg = sky2->autoneg;
2685 }
2686
2687 static int sky2_set_pauseparam(struct net_device *dev,
2688                                struct ethtool_pauseparam *ecmd)
2689 {
2690         struct sky2_port *sky2 = netdev_priv(dev);
2691         int err = 0;
2692
2693         sky2->autoneg = ecmd->autoneg;
2694         sky2->tx_pause = ecmd->tx_pause != 0;
2695         sky2->rx_pause = ecmd->rx_pause != 0;
2696
2697         sky2_phy_reinit(sky2);
2698
2699         return err;
2700 }
2701
2702 #ifdef CONFIG_PM
2703 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2704 {
2705         struct sky2_port *sky2 = netdev_priv(dev);
2706
2707         wol->supported = WAKE_MAGIC;
2708         wol->wolopts = sky2->wol ? WAKE_MAGIC : 0;
2709 }
2710
2711 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2712 {
2713         struct sky2_port *sky2 = netdev_priv(dev);
2714         struct sky2_hw *hw = sky2->hw;
2715
2716         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
2717                 return -EOPNOTSUPP;
2718
2719         sky2->wol = wol->wolopts == WAKE_MAGIC;
2720
2721         if (sky2->wol) {
2722                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
2723
2724                 sky2_write16(hw, WOL_CTRL_STAT,
2725                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
2726                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
2727         } else
2728                 sky2_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
2729
2730         return 0;
2731 }
2732 #endif
2733
2734 static int sky2_get_coalesce(struct net_device *dev,
2735                              struct ethtool_coalesce *ecmd)
2736 {
2737         struct sky2_port *sky2 = netdev_priv(dev);
2738         struct sky2_hw *hw = sky2->hw;
2739
2740         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2741                 ecmd->tx_coalesce_usecs = 0;
2742         else {
2743                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2744                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2745         }
2746         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2747
2748         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2749                 ecmd->rx_coalesce_usecs = 0;
2750         else {
2751                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2752                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2753         }
2754         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2755
2756         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2757                 ecmd->rx_coalesce_usecs_irq = 0;
2758         else {
2759                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2760                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2761         }
2762
2763         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2764
2765         return 0;
2766 }
2767
2768 /* Note: this affect both ports */
2769 static int sky2_set_coalesce(struct net_device *dev,
2770                              struct ethtool_coalesce *ecmd)
2771 {
2772         struct sky2_port *sky2 = netdev_priv(dev);
2773         struct sky2_hw *hw = sky2->hw;
2774         const u32 tmin = sky2_clk2us(hw, 1);
2775         const u32 tmax = 5000;
2776
2777         if (ecmd->tx_coalesce_usecs != 0 &&
2778             (ecmd->tx_coalesce_usecs < tmin || ecmd->tx_coalesce_usecs > tmax))
2779                 return -EINVAL;
2780
2781         if (ecmd->rx_coalesce_usecs != 0 &&
2782             (ecmd->rx_coalesce_usecs < tmin || ecmd->rx_coalesce_usecs > tmax))
2783                 return -EINVAL;
2784
2785         if (ecmd->rx_coalesce_usecs_irq != 0 &&
2786             (ecmd->rx_coalesce_usecs_irq < tmin || ecmd->rx_coalesce_usecs_irq > tmax))
2787                 return -EINVAL;
2788
2789         if (ecmd->tx_max_coalesced_frames > 0xffff)
2790                 return -EINVAL;
2791         if (ecmd->rx_max_coalesced_frames > 0xff)
2792                 return -EINVAL;
2793         if (ecmd->rx_max_coalesced_frames_irq > 0xff)
2794                 return -EINVAL;
2795
2796         if (ecmd->tx_coalesce_usecs == 0)
2797                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2798         else {
2799                 sky2_write32(hw, STAT_TX_TIMER_INI,
2800                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2801                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2802         }
2803         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2804
2805         if (ecmd->rx_coalesce_usecs == 0)
2806                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2807         else {
2808                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2809                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2810                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2811         }
2812         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2813
2814         if (ecmd->rx_coalesce_usecs_irq == 0)
2815                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2816         else {
2817                 sky2_write32(hw, STAT_TX_TIMER_INI,
2818                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2819                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2820         }
2821         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2822         return 0;
2823 }
2824
2825 static void sky2_get_ringparam(struct net_device *dev,
2826                                struct ethtool_ringparam *ering)
2827 {
2828         struct sky2_port *sky2 = netdev_priv(dev);
2829
2830         ering->rx_max_pending = RX_MAX_PENDING;
2831         ering->rx_mini_max_pending = 0;
2832         ering->rx_jumbo_max_pending = 0;
2833         ering->tx_max_pending = TX_RING_SIZE - 1;
2834
2835         ering->rx_pending = sky2->rx_pending;
2836         ering->rx_mini_pending = 0;
2837         ering->rx_jumbo_pending = 0;
2838         ering->tx_pending = sky2->tx_pending;
2839 }
2840
2841 static int sky2_set_ringparam(struct net_device *dev,
2842                               struct ethtool_ringparam *ering)
2843 {
2844         struct sky2_port *sky2 = netdev_priv(dev);
2845         int err = 0;
2846
2847         if (ering->rx_pending > RX_MAX_PENDING ||
2848             ering->rx_pending < 8 ||
2849             ering->tx_pending < MAX_SKB_TX_LE ||
2850             ering->tx_pending > TX_RING_SIZE - 1)
2851                 return -EINVAL;
2852
2853         if (netif_running(dev))
2854                 sky2_down(dev);
2855
2856         sky2->rx_pending = ering->rx_pending;
2857         sky2->tx_pending = ering->tx_pending;
2858
2859         if (netif_running(dev)) {
2860                 err = sky2_up(dev);
2861                 if (err)
2862                         dev_close(dev);
2863                 else
2864                         sky2_set_multicast(dev);
2865         }
2866
2867         return err;
2868 }
2869
2870 static int sky2_get_regs_len(struct net_device *dev)
2871 {
2872         return 0x4000;
2873 }
2874
2875 /*
2876  * Returns copy of control register region
2877  * Note: access to the RAM address register set will cause timeouts.
2878  */
2879 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
2880                           void *p)
2881 {
2882         const struct sky2_port *sky2 = netdev_priv(dev);
2883         const void __iomem *io = sky2->hw->regs;
2884
2885         BUG_ON(regs->len < B3_RI_WTO_R1);
2886         regs->version = 1;
2887         memset(p, 0, regs->len);
2888
2889         memcpy_fromio(p, io, B3_RAM_ADDR);
2890
2891         memcpy_fromio(p + B3_RI_WTO_R1,
2892                       io + B3_RI_WTO_R1,
2893                       regs->len - B3_RI_WTO_R1);
2894 }
2895
2896 static struct ethtool_ops sky2_ethtool_ops = {
2897         .get_settings = sky2_get_settings,
2898         .set_settings = sky2_set_settings,
2899         .get_drvinfo = sky2_get_drvinfo,
2900         .get_msglevel = sky2_get_msglevel,
2901         .set_msglevel = sky2_set_msglevel,
2902         .nway_reset   = sky2_nway_reset,
2903         .get_regs_len = sky2_get_regs_len,
2904         .get_regs = sky2_get_regs,
2905         .get_link = ethtool_op_get_link,
2906         .get_sg = ethtool_op_get_sg,
2907         .set_sg = ethtool_op_set_sg,
2908         .get_tx_csum = ethtool_op_get_tx_csum,
2909         .set_tx_csum = ethtool_op_set_tx_csum,
2910         .get_tso = ethtool_op_get_tso,
2911         .set_tso = ethtool_op_set_tso,
2912         .get_rx_csum = sky2_get_rx_csum,
2913         .set_rx_csum = sky2_set_rx_csum,
2914         .get_strings = sky2_get_strings,
2915         .get_coalesce = sky2_get_coalesce,
2916         .set_coalesce = sky2_set_coalesce,
2917         .get_ringparam = sky2_get_ringparam,
2918         .set_ringparam = sky2_set_ringparam,
2919         .get_pauseparam = sky2_get_pauseparam,
2920         .set_pauseparam = sky2_set_pauseparam,
2921 #ifdef CONFIG_PM
2922         .get_wol = sky2_get_wol,
2923         .set_wol = sky2_set_wol,
2924 #endif
2925         .phys_id = sky2_phys_id,
2926         .get_stats_count = sky2_get_stats_count,
2927         .get_ethtool_stats = sky2_get_ethtool_stats,
2928         .get_perm_addr  = ethtool_op_get_perm_addr,
2929 };
2930
2931 /* Initialize network device */
2932 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
2933                                                      unsigned port, int highmem)
2934 {
2935         struct sky2_port *sky2;
2936         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
2937
2938         if (!dev) {
2939                 printk(KERN_ERR "sky2 etherdev alloc failed");
2940                 return NULL;
2941         }
2942
2943         SET_MODULE_OWNER(dev);
2944         SET_NETDEV_DEV(dev, &hw->pdev->dev);
2945         dev->irq = hw->pdev->irq;
2946         dev->open = sky2_up;
2947         dev->stop = sky2_down;
2948         dev->do_ioctl = sky2_ioctl;
2949         dev->hard_start_xmit = sky2_xmit_frame;
2950         dev->get_stats = sky2_get_stats;
2951         dev->set_multicast_list = sky2_set_multicast;
2952         dev->set_mac_address = sky2_set_mac_address;
2953         dev->change_mtu = sky2_change_mtu;
2954         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
2955         dev->tx_timeout = sky2_tx_timeout;
2956         dev->watchdog_timeo = TX_WATCHDOG;
2957         if (port == 0)
2958                 dev->poll = sky2_poll;
2959         dev->weight = NAPI_WEIGHT;
2960 #ifdef CONFIG_NET_POLL_CONTROLLER
2961         dev->poll_controller = sky2_netpoll;
2962 #endif
2963
2964         sky2 = netdev_priv(dev);
2965         sky2->netdev = dev;
2966         sky2->hw = hw;
2967         sky2->msg_enable = netif_msg_init(debug, default_msg);
2968
2969         spin_lock_init(&sky2->tx_lock);
2970         /* Auto speed and flow control */
2971         sky2->autoneg = AUTONEG_ENABLE;
2972         sky2->tx_pause = 1;
2973         sky2->rx_pause = 1;
2974         sky2->duplex = -1;
2975         sky2->speed = -1;
2976         sky2->advertising = sky2_supported_modes(hw);
2977
2978         /* Receive checksum disabled for Yukon XL
2979          * because of observed problems with incorrect
2980          * values when multiple packets are received in one interrupt
2981          */
2982         sky2->rx_csum = (hw->chip_id != CHIP_ID_YUKON_XL);
2983
2984         INIT_WORK(&sky2->phy_task, sky2_phy_task, sky2);
2985         init_MUTEX(&sky2->phy_sema);
2986         sky2->tx_pending = TX_DEF_PENDING;
2987         sky2->rx_pending = is_ec_a1(hw) ? 8 : RX_DEF_PENDING;
2988         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
2989
2990         hw->dev[port] = dev;
2991
2992         sky2->port = port;
2993
2994         dev->features |= NETIF_F_LLTX;
2995         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
2996                 dev->features |= NETIF_F_TSO;
2997         if (highmem)
2998                 dev->features |= NETIF_F_HIGHDMA;
2999         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3000
3001 #ifdef SKY2_VLAN_TAG_USED
3002         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3003         dev->vlan_rx_register = sky2_vlan_rx_register;
3004         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3005 #endif
3006
3007         /* read the mac address */
3008         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3009         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3010
3011         /* device is off until link detection */
3012         netif_carrier_off(dev);
3013         netif_stop_queue(dev);
3014
3015         return dev;
3016 }
3017
3018 static inline void sky2_show_addr(struct net_device *dev)
3019 {
3020         const struct sky2_port *sky2 = netdev_priv(dev);
3021
3022         if (netif_msg_probe(sky2))
3023                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3024                        dev->name,
3025                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3026                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3027 }
3028
3029 static int __devinit sky2_probe(struct pci_dev *pdev,
3030                                 const struct pci_device_id *ent)
3031 {
3032         struct net_device *dev, *dev1 = NULL;
3033         struct sky2_hw *hw;
3034         int err, pm_cap, using_dac = 0;
3035
3036         err = pci_enable_device(pdev);
3037         if (err) {
3038                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3039                        pci_name(pdev));
3040                 goto err_out;
3041         }
3042
3043         err = pci_request_regions(pdev, DRV_NAME);
3044         if (err) {
3045                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3046                        pci_name(pdev));
3047                 goto err_out;
3048         }
3049
3050         pci_set_master(pdev);
3051
3052         /* Find power-management capability. */
3053         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3054         if (pm_cap == 0) {
3055                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3056                        "aborting.\n");
3057                 err = -EIO;
3058                 goto err_out_free_regions;
3059         }
3060
3061         if (sizeof(dma_addr_t) > sizeof(u32) &&
3062             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3063                 using_dac = 1;
3064                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3065                 if (err < 0) {
3066                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3067                                "for consistent allocations\n", pci_name(pdev));
3068                         goto err_out_free_regions;
3069                 }
3070
3071         } else {
3072                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3073                 if (err) {
3074                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3075                                pci_name(pdev));
3076                         goto err_out_free_regions;
3077                 }
3078         }
3079
3080 #ifdef __BIG_ENDIAN
3081         /* byte swap descriptors in hardware */
3082         {
3083                 u32 reg;
3084
3085                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3086                 reg |= PCI_REV_DESC;
3087                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3088         }
3089 #endif
3090
3091         err = -ENOMEM;
3092         hw = kmalloc(sizeof(*hw), GFP_KERNEL);
3093         if (!hw) {
3094                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3095                        pci_name(pdev));
3096                 goto err_out_free_regions;
3097         }
3098
3099         memset(hw, 0, sizeof(*hw));
3100         hw->pdev = pdev;
3101
3102         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3103         if (!hw->regs) {
3104                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3105                        pci_name(pdev));
3106                 goto err_out_free_hw;
3107         }
3108         hw->pm_cap = pm_cap;
3109
3110         err = sky2_reset(hw);
3111         if (err)
3112                 goto err_out_iounmap;
3113
3114         printk(KERN_INFO PFX "v%s addr 0x%lx irq %d Yukon-%s (0x%x) rev %d\n",
3115                DRV_VERSION, pci_resource_start(pdev, 0), pdev->irq,
3116                yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3117                hw->chip_id, hw->chip_rev);
3118
3119         dev = sky2_init_netdev(hw, 0, using_dac);
3120         if (!dev)
3121                 goto err_out_free_pci;
3122
3123         err = register_netdev(dev);
3124         if (err) {
3125                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3126                        pci_name(pdev));
3127                 goto err_out_free_netdev;
3128         }
3129
3130         sky2_show_addr(dev);
3131
3132         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3133                 if (register_netdev(dev1) == 0)
3134                         sky2_show_addr(dev1);
3135                 else {
3136                         /* Failure to register second port need not be fatal */
3137                         printk(KERN_WARNING PFX
3138                                "register of second port failed\n");
3139                         hw->dev[1] = NULL;
3140                         free_netdev(dev1);
3141                 }
3142         }
3143
3144         err = request_irq(pdev->irq, sky2_intr, SA_SHIRQ, DRV_NAME, hw);
3145         if (err) {
3146                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3147                        pci_name(pdev), pdev->irq);
3148                 goto err_out_unregister;
3149         }
3150
3151         hw->intr_mask = Y2_IS_BASE;
3152         sky2_write32(hw, B0_IMSK, hw->intr_mask);
3153
3154         pci_set_drvdata(pdev, hw);
3155
3156         return 0;
3157
3158 err_out_unregister:
3159         if (dev1) {
3160                 unregister_netdev(dev1);
3161                 free_netdev(dev1);
3162         }
3163         unregister_netdev(dev);
3164 err_out_free_netdev:
3165         free_netdev(dev);
3166 err_out_free_pci:
3167         sky2_write8(hw, B0_CTST, CS_RST_SET);
3168         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3169 err_out_iounmap:
3170         iounmap(hw->regs);
3171 err_out_free_hw:
3172         kfree(hw);
3173 err_out_free_regions:
3174         pci_release_regions(pdev);
3175         pci_disable_device(pdev);
3176 err_out:
3177         return err;
3178 }
3179
3180 static void __devexit sky2_remove(struct pci_dev *pdev)
3181 {
3182         struct sky2_hw *hw = pci_get_drvdata(pdev);
3183         struct net_device *dev0, *dev1;
3184
3185         if (!hw)
3186                 return;
3187
3188         dev0 = hw->dev[0];
3189         dev1 = hw->dev[1];
3190         if (dev1)
3191                 unregister_netdev(dev1);
3192         unregister_netdev(dev0);
3193
3194         sky2_write32(hw, B0_IMSK, 0);
3195         sky2_set_power_state(hw, PCI_D3hot);
3196         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3197         sky2_write8(hw, B0_CTST, CS_RST_SET);
3198         sky2_read8(hw, B0_CTST);
3199
3200         free_irq(pdev->irq, hw);
3201         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3202         pci_release_regions(pdev);
3203         pci_disable_device(pdev);
3204
3205         if (dev1)
3206                 free_netdev(dev1);
3207         free_netdev(dev0);
3208         iounmap(hw->regs);
3209         kfree(hw);
3210
3211         pci_set_drvdata(pdev, NULL);
3212 }
3213
3214 #ifdef CONFIG_PM
3215 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3216 {
3217         struct sky2_hw *hw = pci_get_drvdata(pdev);
3218         int i;
3219
3220         for (i = 0; i < 2; i++) {
3221                 struct net_device *dev = hw->dev[i];
3222
3223                 if (dev) {
3224                         if (!netif_running(dev))
3225                                 continue;
3226
3227                         sky2_down(dev);
3228                         netif_device_detach(dev);
3229                 }
3230         }
3231
3232         return sky2_set_power_state(hw, pci_choose_state(pdev, state));
3233 }
3234
3235 static int sky2_resume(struct pci_dev *pdev)
3236 {
3237         struct sky2_hw *hw = pci_get_drvdata(pdev);
3238         int i;
3239
3240         pci_restore_state(pdev);
3241         pci_enable_wake(pdev, PCI_D0, 0);
3242         sky2_set_power_state(hw, PCI_D0);
3243
3244         sky2_reset(hw);
3245
3246         for (i = 0; i < 2; i++) {
3247                 struct net_device *dev = hw->dev[i];
3248                 if (dev) {
3249                         if (netif_running(dev)) {
3250                                 netif_device_attach(dev);
3251                                 if (sky2_up(dev))
3252                                         dev_close(dev);
3253                         }
3254                 }
3255         }
3256         return 0;
3257 }
3258 #endif
3259
3260 static struct pci_driver sky2_driver = {
3261         .name = DRV_NAME,
3262         .id_table = sky2_id_table,
3263         .probe = sky2_probe,
3264         .remove = __devexit_p(sky2_remove),
3265 #ifdef CONFIG_PM
3266         .suspend = sky2_suspend,
3267         .resume = sky2_resume,
3268 #endif
3269 };
3270
3271 static int __init sky2_init_module(void)
3272 {
3273         return pci_register_driver(&sky2_driver);
3274 }
3275
3276 static void __exit sky2_cleanup_module(void)
3277 {
3278         pci_unregister_driver(&sky2_driver);
3279 }
3280
3281 module_init(sky2_init_module);
3282 module_exit(sky2_cleanup_module);
3283
3284 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3285 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3286 MODULE_LICENSE("GPL");
3287 MODULE_VERSION(DRV_VERSION);