err.no Git - linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 #include <linux/crc32.h>
  27 #include <linux/kernel.h>
  28 #include <linux/version.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/ip.h>
  36 #include <linux/tcp.h>
  37 #include <linux/in.h>
  38 #include <linux/delay.h>
  39 #include <linux/workqueue.h>
  40 #include <linux/if_vlan.h>
  41 #include <linux/prefetch.h>
  42 #include <linux/mii.h>
  43
  44 #include <asm/irq.h>
  45
  46 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  47 #define SKY2_VLAN_TAG_USED 1
  48 #endif
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.6"
  54 #define PFX                     DRV_NAME " "
  55
  56 /*
  57  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  58  * that are organized into three (receive, transmit, status) different rings
  59  * similar to Tigon3. A transmit can require several elements;
  60  * a receive requires one (or two if using 64 bit dma).
  61  */
  62
  63 #define RX_LE_SIZE              512
  64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  65 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  66 #define RX_DEF_PENDING          RX_MAX_PENDING
  67 #define RX_SKB_ALIGN            8
  68 #define RX_BUF_WRITE            16
  69
  70 #define TX_RING_SIZE            512
  71 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  72 #define TX_MIN_PENDING          64
  73 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  74
  75 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  76 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  77 #define ETH_JUMBO_MTU           9000
  78 #define TX_WATCHDOG             (5 * HZ)
  79 #define NAPI_WEIGHT             64
  80 #define PHY_RETRIES             1000
  81
  82 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  83
  84 static const u32 default_msg =
  85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  88
  89 static int debug = -1;          /* defaults above */
  90 module_param(debug, int, 0);
  91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  92
  93 static int copybreak __read_mostly = 256;
  94 module_param(copybreak, int, 0);
  95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  96
  97 static int disable_msi = 0;
  98 module_param(disable_msi, int, 0);
  99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 100
 101 static int idle_timeout = 100;
 102 module_param(idle_timeout, int, 0);
 103 MODULE_PARM_DESC(idle_timeout, "Idle timeout workaround for lost interrupts (ms)");
 104
 105 static const struct pci_device_id sky2_id_table[] = {
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) },
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) },
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) },
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) },
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) },
 129         { 0 }
 130 };
 131
 132 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 133
 134 /* Avoid conditionals by using array */
 135 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 136 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 137 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 138
 139 /* This driver supports yukon2 chipset only */
 140 static const char *yukon2_name[] = {
 141         "XL",           /* 0xb3 */
 142         "EC Ultra",     /* 0xb4 */
 143         "UNKNOWN",      /* 0xb5 */
 144         "EC",           /* 0xb6 */
 145         "FE",           /* 0xb7 */
 146 };
 147
 148 /* Access to external PHY */
 149 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 150 {
 151         int i;
 152
 153         gma_write16(hw, port, GM_SMI_DATA, val);
 154         gma_write16(hw, port, GM_SMI_CTRL,
 155                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 156
 157         for (i = 0; i < PHY_RETRIES; i++) {
 158                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 159                         return 0;
 160                 udelay(1);
 161         }
 162
 163         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 164         return -ETIMEDOUT;
 165 }
 166
 167 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 168 {
 169         int i;
 170
 171         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 172                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 173
 174         for (i = 0; i < PHY_RETRIES; i++) {
 175                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 176                         *val = gma_read16(hw, port, GM_SMI_DATA);
 177                         return 0;
 178                 }
 179
 180                 udelay(1);
 181         }
 182
 183         return -ETIMEDOUT;
 184 }
 185
 186 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 187 {
 188         u16 v;
 189
 190         if (__gm_phy_read(hw, port, reg, &v) != 0)
 191                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 192         return v;
 193 }
 194
 195 static void sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 196 {
 197         u16 power_control;
 198         u32 reg1;
 199         int vaux;
 200
 201         pr_debug("sky2_set_power_state %d\n", state);
 202         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 203
 204         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_PMC);
 205         vaux = (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 206                 (power_control & PCI_PM_CAP_PME_D3cold);
 207
 208         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 209
 210         power_control |= PCI_PM_CTRL_PME_STATUS;
 211         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 212
 213         switch (state) {
 214         case PCI_D0:
 215                 /* switch power to VCC (WA for VAUX problem) */
 216                 sky2_write8(hw, B0_POWER_CTRL,
 217                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 218
 219                 /* disable Core Clock Division, */
 220                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 221
 222                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 223                         /* enable bits are inverted */
 224                         sky2_write8(hw, B2_Y2_CLK_GATE,
 225                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 226                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 227                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 228                 else
 229                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 230
 231                 /* Turn off phy power saving */
 232                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 233                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 234
 235                 /* looks like this XL is back asswards .. */
 236                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 237                         reg1 |= PCI_Y2_PHY1_COMA;
 238                         if (hw->ports > 1)
 239                                 reg1 |= PCI_Y2_PHY2_COMA;
 240                 }
 241                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 242                 udelay(100);
 243
 244                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 245                         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 246                         reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 247                         reg1 &= P_ASPM_CONTROL_MSK;
 248                         sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 249                         sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 250                 }
 251
 252                 break;
 253
 254         case PCI_D3hot:
 255         case PCI_D3cold:
 256                 /* Turn on phy power saving */
 257                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 258                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 259                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 260                 else
 261                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 262                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 263                 udelay(100);
 264
 265                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 266                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 267                 else
 268                         /* enable bits are inverted */
 269                         sky2_write8(hw, B2_Y2_CLK_GATE,
 270                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 271                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 272                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 273
 274                 /* switch power to VAUX */
 275                 if (vaux && state != PCI_D3cold)
 276                         sky2_write8(hw, B0_POWER_CTRL,
 277                                     (PC_VAUX_ENA | PC_VCC_ENA |
 278                                      PC_VAUX_ON | PC_VCC_OFF));
 279                 break;
 280         default:
 281                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 282         }
 283
 284         sky2_pci_write16(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 285         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 286 }
 287
 288 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 289 {
 290         u16 reg;
 291
 292         /* disable all GMAC IRQ's */
 293         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 294         /* disable PHY IRQs */
 295         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 296
 297         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 298         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 299         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 300         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 301
 302         reg = gma_read16(hw, port, GM_RX_CTRL);
 303         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 304         gma_write16(hw, port, GM_RX_CTRL, reg);
 305 }
 306
 307 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 308 {
 309         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 310         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 311
 312         if (sky2->autoneg == AUTONEG_ENABLE &&
 313             !(hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 314                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 315
 316                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 317                            PHY_M_EC_MAC_S_MSK);
 318                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 319
 320                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 321                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 322                 else
 323                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 324
 325                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 326         }
 327
 328         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 329         if (hw->copper) {
 330                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 331                         /* enable automatic crossover */
 332                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 333                 } else {
 334                         /* disable energy detect */
 335                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 336
 337                         /* enable automatic crossover */
 338                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 339
 340                         if (sky2->autoneg == AUTONEG_ENABLE &&
 341                             (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 342                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 343                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 344                         }
 345                 }
 346                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 347         } else {
 348                 /* workaround for deviation #4.88 (CRC errors) */
 349                 /* disable Automatic Crossover */
 350
 351                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 352                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 353
 354                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 355                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 356                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 357                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 358                         ctrl &= ~PHY_M_MAC_MD_MSK;
 359                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 360                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 361
 362                         /* select page 1 to access Fiber registers */
 363                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 364                 }
 365         }
 366
 367         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 368         if (sky2->autoneg == AUTONEG_DISABLE)
 369                 ctrl &= ~PHY_CT_ANE;
 370         else
 371                 ctrl |= PHY_CT_ANE;
 372
 373         ctrl |= PHY_CT_RESET;
 374         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 375
 376         ctrl = 0;
 377         ct1000 = 0;
 378         adv = PHY_AN_CSMA;
 379
 380         if (sky2->autoneg == AUTONEG_ENABLE) {
 381                 if (hw->copper) {
 382                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 383                                 ct1000 |= PHY_M_1000C_AFD;
 384                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 385                                 ct1000 |= PHY_M_1000C_AHD;
 386                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 387                                 adv |= PHY_M_AN_100_FD;
 388                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 389                                 adv |= PHY_M_AN_100_HD;
 390                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 391                                 adv |= PHY_M_AN_10_FD;
 392                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 393                                 adv |= PHY_M_AN_10_HD;
 394                 } else          /* special defines for FIBER (88E1011S only) */
 395                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 396
 397                 /* Set Flow-control capabilities */
 398                 if (sky2->tx_pause && sky2->rx_pause)
 399                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 400                 else if (sky2->rx_pause && !sky2->tx_pause)
 401                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 402                 else if (!sky2->rx_pause && sky2->tx_pause)
 403                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 404
 405                 /* Restart Auto-negotiation */
 406                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 407         } else {
 408                 /* forced speed/duplex settings */
 409                 ct1000 = PHY_M_1000C_MSE;
 410
 411                 if (sky2->duplex == DUPLEX_FULL)
 412                         ctrl |= PHY_CT_DUP_MD;
 413
 414                 switch (sky2->speed) {
 415                 case SPEED_1000:
 416                         ctrl |= PHY_CT_SP1000;
 417                         break;
 418                 case SPEED_100:
 419                         ctrl |= PHY_CT_SP100;
 420                         break;
 421                 }
 422
 423                 ctrl |= PHY_CT_RESET;
 424         }
 425
 426         if (hw->chip_id != CHIP_ID_YUKON_FE)
 427                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 428
 429         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 430         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 431
 432         /* Setup Phy LED's */
 433         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 434         ledover = 0;
 435
 436         switch (hw->chip_id) {
 437         case CHIP_ID_YUKON_FE:
 438                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 439                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 440
 441                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 442
 443                 /* delete ACT LED control bits */
 444                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 445                 /* change ACT LED control to blink mode */
 446                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 447                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 448                 break;
 449
 450         case CHIP_ID_YUKON_XL:
 451                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 452
 453                 /* select page 3 to access LED control register */
 454                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 455
 456                 /* set LED Function Control register */
 457                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 458                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 459                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 460                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 461                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 462
 463                 /* set Polarity Control register */
 464                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 465                              (PHY_M_POLC_LS1_P_MIX(4) |
 466                               PHY_M_POLC_IS0_P_MIX(4) |
 467                               PHY_M_POLC_LOS_CTRL(2) |
 468                               PHY_M_POLC_INIT_CTRL(2) |
 469                               PHY_M_POLC_STA1_CTRL(2) |
 470                               PHY_M_POLC_STA0_CTRL(2)));
 471
 472                 /* restore page register */
 473                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 474                 break;
 475         case CHIP_ID_YUKON_EC_U:
 476                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 477
 478                 /* select page 3 to access LED control register */
 479                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 480
 481                 /* set LED Function Control register */
 482                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 483                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 484                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 485                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 486                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 487
 488                 /* set Blink Rate in LED Timer Control Register */
 489                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 490                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 491                 /* restore page register */
 492                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 493                 break;
 494
 495         default:
 496                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 497                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 498                 /* turn off the Rx LED (LED_RX) */
 499                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 500         }
 501
 502         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == CHIP_REV_YU_EC_A1) {
 503                 /* apply fixes in PHY AFE */
 504                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 505                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 506
 507                 /* increase differential signal amplitude in 10BASE-T */
 508                 gm_phy_write(hw, port, 0x18, 0xaa99);
 509                 gm_phy_write(hw, port, 0x17, 0x2011);
 510
 511                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 512                 gm_phy_write(hw, port, 0x18, 0xa204);
 513                 gm_phy_write(hw, port, 0x17, 0x2002);
 514
 515                 /* set page register to 0 */
 516                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 517         } else {
 518                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 519
 520                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 521                         /* turn on 100 Mbps LED (LED_LINK100) */
 522                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 523                 }
 524
 525                 if (ledover)
 526                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 527
 528         }
 529         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 530         if (sky2->autoneg == AUTONEG_ENABLE)
 531                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 532         else
 533                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 534 }
 535
 536 /* Force a renegotiation */
 537 static void sky2_phy_reinit(struct sky2_port *sky2)
 538 {
 539         spin_lock_bh(&sky2->phy_lock);
 540         sky2_phy_init(sky2->hw, sky2->port);
 541         spin_unlock_bh(&sky2->phy_lock);
 542 }
 543
 544 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 545 {
 546         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 547         u16 reg;
 548         int i;
 549         const u8 *addr = hw->dev[port]->dev_addr;
 550
 551         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 552         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 553
 554         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 555
 556         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 557                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 558                 /* clear GMAC 1 Control reset */
 559                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 560                 do {
 561                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 562                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 563                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 564                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 565                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 566         }
 567
 568         if (sky2->autoneg == AUTONEG_DISABLE) {
 569                 reg = gma_read16(hw, port, GM_GP_CTRL);
 570                 reg |= GM_GPCR_AU_ALL_DIS;
 571                 gma_write16(hw, port, GM_GP_CTRL, reg);
 572                 gma_read16(hw, port, GM_GP_CTRL);
 573
 574                 switch (sky2->speed) {
 575                 case SPEED_1000:
 576                         reg &= ~GM_GPCR_SPEED_100;
 577                         reg |= GM_GPCR_SPEED_1000;
 578                         break;
 579                 case SPEED_100:
 580                         reg &= ~GM_GPCR_SPEED_1000;
 581                         reg |= GM_GPCR_SPEED_100;
 582                         break;
 583                 case SPEED_10:
 584                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
 585                         break;
 586                 }
 587
 588                 if (sky2->duplex == DUPLEX_FULL)
 589                         reg |= GM_GPCR_DUP_FULL;
 590
 591                 /* turn off pause in 10/100mbps half duplex */
 592                 else if (sky2->speed != SPEED_1000 &&
 593                          hw->chip_id != CHIP_ID_YUKON_EC_U)
 594                         sky2->tx_pause = sky2->rx_pause = 0;
 595         } else
 596                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 597
 598         if (!sky2->tx_pause && !sky2->rx_pause) {
 599                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 600                 reg |=
 601                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 602         } else if (sky2->tx_pause && !sky2->rx_pause) {
 603                 /* disable Rx flow-control */
 604                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 605         }
 606
 607         gma_write16(hw, port, GM_GP_CTRL, reg);
 608
 609         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 610
 611         spin_lock_bh(&sky2->phy_lock);
 612         sky2_phy_init(hw, port);
 613         spin_unlock_bh(&sky2->phy_lock);
 614
 615         /* MIB clear */
 616         reg = gma_read16(hw, port, GM_PHY_ADDR);
 617         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 618
 619         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 620                 gma_read16(hw, port, i);
 621         gma_write16(hw, port, GM_PHY_ADDR, reg);
 622
 623         /* transmit control */
 624         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 625
 626         /* receive control reg: unicast + multicast + no FCS  */
 627         gma_write16(hw, port, GM_RX_CTRL,
 628                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 629
 630         /* transmit flow control */
 631         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 632
 633         /* transmit parameter */
 634         gma_write16(hw, port, GM_TX_PARAM,
 635                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 636                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 637                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 638                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 639
 640         /* serial mode register */
 641         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 642                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 643
 644         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 645                 reg |= GM_SMOD_JUMBO_ENA;
 646
 647         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 648
 649         /* virtual address for data */
 650         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 651
 652         /* physical address: used for pause frames */
 653         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 654
 655         /* ignore counter overflows */
 656         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 657         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 658         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 659
 660         /* Configure Rx MAC FIFO */
 661         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 662         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 663                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 664
 665         /* Flush Rx MAC FIFO on any flow control or error */
 666         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 667
 668         /* Set threshold to 0xa (64 bytes)
 669          *  ASF disabled so no need to do WA dev #4.30
 670          */
 671         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 672
 673         /* Configure Tx MAC FIFO */
 674         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 675         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 676
 677         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 678                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 679                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 680                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 681                         /* set Tx GMAC FIFO Almost Empty Threshold */
 682                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 683                         /* Disable Store & Forward mode for TX */
 684                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 685                 }
 686         }
 687
 688 }
 689
 690 /* Assign Ram Buffer allocation.
 691  * start and end are in units of 4k bytes
 692  * ram registers are in units of 64bit words
 693  */
 694 static void sky2_ramset(struct sky2_hw *hw, u16 q, u8 startk, u8 endk)
 695 {
 696         u32 start, end;
 697
 698         start = startk * 4096/8;
 699         end = (endk * 4096/8) - 1;
 700
 701         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 702         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 703         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 704         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 705         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 706
 707         if (q == Q_R1 || q == Q_R2) {
 708                 u32 space = (endk - startk) * 4096/8;
 709                 u32 tp = space - space/4;
 710
 711                 /* On receive queue's set the thresholds
 712                  * give receiver priority when > 3/4 full
 713                  * send pause when down to 2K
 714                  */
 715                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 716                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 717
 718                 tp = space - 2048/8;
 719                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 720                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 721         } else {
 722                 /* Enable store & forward on Tx queue's because
 723                  * Tx FIFO is only 1K on Yukon
 724                  */
 725                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 726         }
 727
 728         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 729         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 730 }
 731
 732 /* Setup Bus Memory Interface */
 733 static void sky2_qset(struct sky2_hw *hw, u16 q)
 734 {
 735         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 736         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 737         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 738         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 739 }
 740
 741 /* Setup prefetch unit registers. This is the interface between
 742  * hardware and driver list elements
 743  */
 744 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 745                                       u64 addr, u32 last)
 746 {
 747         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 748         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 749         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 750         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 751         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 752         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 753
 754         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 755 }
 756
 757 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 758 {
 759         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 760
 761         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 762         return le;
 763 }
 764
 765 /* Update chip's next pointer */
 766 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 767 {
 768         wmb();
 769         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 770         mmiowb();
 771 }
 772
 773
 774 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 775 {
 776         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 777         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 778         return le;
 779 }
 780
 781 /* Return high part of DMA address (could be 32 or 64 bit) */
 782 static inline u32 high32(dma_addr_t a)
 783 {
 784         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 785 }
 786
 787 /* Build description to hardware about buffer */
 788 static void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 789 {
 790         struct sky2_rx_le *le;
 791         u32 hi = high32(map);
 792         u16 len = sky2->rx_bufsize;
 793
 794         if (sky2->rx_addr64 != hi) {
 795                 le = sky2_next_rx(sky2);
 796                 le->addr = cpu_to_le32(hi);
 797                 le->ctrl = 0;
 798                 le->opcode = OP_ADDR64 | HW_OWNER;
 799                 sky2->rx_addr64 = high32(map + len);
 800         }
 801
 802         le = sky2_next_rx(sky2);
 803         le->addr = cpu_to_le32((u32) map);
 804         le->length = cpu_to_le16(len);
 805         le->ctrl = 0;
 806         le->opcode = OP_PACKET | HW_OWNER;
 807 }
 808
 809
 810 /* Tell chip where to start receive checksum.
 811  * Actually has two checksums, but set both same to avoid possible byte
 812  * order problems.
 813  */
 814 static void rx_set_checksum(struct sky2_port *sky2)
 815 {
 816         struct sky2_rx_le *le;
 817
 818         le = sky2_next_rx(sky2);
 819         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 820         le->ctrl = 0;
 821         le->opcode = OP_TCPSTART | HW_OWNER;
 822
 823         sky2_write32(sky2->hw,
 824                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 825                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 826
 827 }
 828
 829 /*
 830  * The RX Stop command will not work for Yukon-2 if the BMU does not
 831  * reach the end of packet and since we can't make sure that we have
 832  * incoming data, we must reset the BMU while it is not doing a DMA
 833  * transfer. Since it is possible that the RX path is still active,
 834  * the RX RAM buffer will be stopped first, so any possible incoming
 835  * data will not trigger a DMA. After the RAM buffer is stopped, the
 836  * BMU is polled until any DMA in progress is ended and only then it
 837  * will be reset.
 838  */
 839 static void sky2_rx_stop(struct sky2_port *sky2)
 840 {
 841         struct sky2_hw *hw = sky2->hw;
 842         unsigned rxq = rxqaddr[sky2->port];
 843         int i;
 844
 845         /* disable the RAM Buffer receive queue */
 846         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 847
 848         for (i = 0; i < 0xffff; i++)
 849                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 850                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 851                         goto stopped;
 852
 853         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 854                sky2->netdev->name);
 855 stopped:
 856         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 857
 858         /* reset the Rx prefetch unit */
 859         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 860 }
 861
 862 /* Clean out receive buffer area, assumes receiver hardware stopped */
 863 static void sky2_rx_clean(struct sky2_port *sky2)
 864 {
 865         unsigned i;
 866
 867         memset(sky2->rx_le, 0, RX_LE_BYTES);
 868         for (i = 0; i < sky2->rx_pending; i++) {
 869                 struct ring_info *re = sky2->rx_ring + i;
 870
 871                 if (re->skb) {
 872                         pci_unmap_single(sky2->hw->pdev,
 873                                          re->mapaddr, sky2->rx_bufsize,
 874                                          PCI_DMA_FROMDEVICE);
 875                         kfree_skb(re->skb);
 876                         re->skb = NULL;
 877                 }
 878         }
 879 }
 880
 881 /* Basic MII support */
 882 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 883 {
 884         struct mii_ioctl_data *data = if_mii(ifr);
 885         struct sky2_port *sky2 = netdev_priv(dev);
 886         struct sky2_hw *hw = sky2->hw;
 887         int err = -EOPNOTSUPP;
 888
 889         if (!netif_running(dev))
 890                 return -ENODEV; /* Phy still in reset */
 891
 892         switch (cmd) {
 893         case SIOCGMIIPHY:
 894                 data->phy_id = PHY_ADDR_MARV;
 895
 896                 /* fallthru */
 897         case SIOCGMIIREG: {
 898                 u16 val = 0;
 899
 900                 spin_lock_bh(&sky2->phy_lock);
 901                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 902                 spin_unlock_bh(&sky2->phy_lock);
 903
 904                 data->val_out = val;
 905                 break;
 906         }
 907
 908         case SIOCSMIIREG:
 909                 if (!capable(CAP_NET_ADMIN))
 910                         return -EPERM;
 911
 912                 spin_lock_bh(&sky2->phy_lock);
 913                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 914                                    data->val_in);
 915                 spin_unlock_bh(&sky2->phy_lock);
 916                 break;
 917         }
 918         return err;
 919 }
 920
 921 #ifdef SKY2_VLAN_TAG_USED
 922 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 923 {
 924         struct sky2_port *sky2 = netdev_priv(dev);
 925         struct sky2_hw *hw = sky2->hw;
 926         u16 port = sky2->port;
 927
 928         spin_lock_bh(&sky2->tx_lock);
 929
 930         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 931         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 932         sky2->vlgrp = grp;
 933
 934         spin_unlock_bh(&sky2->tx_lock);
 935 }
 936
 937 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 938 {
 939         struct sky2_port *sky2 = netdev_priv(dev);
 940         struct sky2_hw *hw = sky2->hw;
 941         u16 port = sky2->port;
 942
 943         spin_lock_bh(&sky2->tx_lock);
 944
 945         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 946         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 947         if (sky2->vlgrp)
 948                 sky2->vlgrp->vlan_devices[vid] = NULL;
 949
 950         spin_unlock_bh(&sky2->tx_lock);
 951 }
 952 #endif
 953
 954 /*
 955  * It appears the hardware has a bug in the FIFO logic that
 956  * cause it to hang if the FIFO gets overrun and the receive buffer
 957  * is not aligned. ALso alloc_skb() won't align properly if slab
 958  * debugging is enabled.
 959  */
 960 static inline struct sk_buff *sky2_alloc_skb(unsigned int size, gfp_t gfp_mask)
 961 {
 962         struct sk_buff *skb;
 963
 964         skb = alloc_skb(size + RX_SKB_ALIGN, gfp_mask);
 965         if (likely(skb)) {
 966                 unsigned long p = (unsigned long) skb->data;
 967                 skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
 968         }
 969
 970         return skb;
 971 }
 972
 973 /*
 974  * Allocate and setup receiver buffer pool.
 975  * In case of 64 bit dma, there are 2X as many list elements
 976  * available as ring entries
 977  * and need to reserve one list element so we don't wrap around.
 978  */
 979 static int sky2_rx_start(struct sky2_port *sky2)
 980 {
 981         struct sky2_hw *hw = sky2->hw;
 982         unsigned rxq = rxqaddr[sky2->port];
 983         int i;
 984         unsigned thresh;
 985
 986         sky2->rx_put = sky2->rx_next = 0;
 987         sky2_qset(hw, rxq);
 988
 989         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev >= 2) {
 990                 /* MAC Rx RAM Read is controlled by hardware */
 991                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
 992         }
 993
 994         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 995
 996         rx_set_checksum(sky2);
 997         for (i = 0; i < sky2->rx_pending; i++) {
 998                 struct ring_info *re = sky2->rx_ring + i;
 999
1000                 re->skb = sky2_alloc_skb(sky2->rx_bufsize, GFP_KERNEL);
1001                 if (!re->skb)
1002                         goto nomem;
1003
1004                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
1005                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1006                 sky2_rx_add(sky2, re->mapaddr);
1007         }
1008
1009
1010         /*
1011          * The receiver hangs if it receives frames larger than the
1012          * packet buffer. As a workaround, truncate oversize frames, but
1013          * the register is limited to 9 bits, so if you do frames > 2052
1014          * you better get the MTU right!
1015          */
1016         thresh = (sky2->rx_bufsize - 8) / sizeof(u32);
1017         if (thresh > 0x1ff)
1018                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1019         else {
1020                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1021                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1022         }
1023
1024
1025         /* Tell chip about available buffers */
1026         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1027         return 0;
1028 nomem:
1029         sky2_rx_clean(sky2);
1030         return -ENOMEM;
1031 }
1032
1033 /* Bring up network interface. */
1034 static int sky2_up(struct net_device *dev)
1035 {
1036         struct sky2_port *sky2 = netdev_priv(dev);
1037         struct sky2_hw *hw = sky2->hw;
1038         unsigned port = sky2->port;
1039         u32 ramsize, rxspace, imask;
1040         int cap, err = -ENOMEM;
1041         struct net_device *otherdev = hw->dev[sky2->port^1];
1042
1043         /*
1044          * On dual port PCI-X card, there is an problem where status
1045          * can be received out of order due to split transactions
1046          */
1047         if (otherdev && netif_running(otherdev) &&
1048             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1049                 struct sky2_port *osky2 = netdev_priv(otherdev);
1050                 u16 cmd;
1051
1052                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1053                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1054                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1055
1056                 sky2->rx_csum = 0;
1057                 osky2->rx_csum = 0;
1058         }
1059
1060         if (netif_msg_ifup(sky2))
1061                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1062
1063         /* must be power of 2 */
1064         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1065                                            TX_RING_SIZE *
1066                                            sizeof(struct sky2_tx_le),
1067                                            &sky2->tx_le_map);
1068         if (!sky2->tx_le)
1069                 goto err_out;
1070
1071         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1072                                 GFP_KERNEL);
1073         if (!sky2->tx_ring)
1074                 goto err_out;
1075         sky2->tx_prod = sky2->tx_cons = 0;
1076
1077         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1078                                            &sky2->rx_le_map);
1079         if (!sky2->rx_le)
1080                 goto err_out;
1081         memset(sky2->rx_le, 0, RX_LE_BYTES);
1082
1083         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
1084                                 GFP_KERNEL);
1085         if (!sky2->rx_ring)
1086                 goto err_out;
1087
1088         sky2_mac_init(hw, port);
1089
1090         /* Determine available ram buffer space (in 4K blocks).
1091          * Note: not sure about the FE setting below yet
1092          */
1093         if (hw->chip_id == CHIP_ID_YUKON_FE)
1094                 ramsize = 4;
1095         else
1096                 ramsize = sky2_read8(hw, B2_E_0);
1097
1098         /* Give transmitter one third (rounded up) */
1099         rxspace = ramsize - (ramsize + 2) / 3;
1100
1101         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1102         sky2_ramset(hw, txqaddr[port], rxspace, ramsize);
1103
1104         /* Make sure SyncQ is disabled */
1105         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1106                     RB_RST_SET);
1107
1108         sky2_qset(hw, txqaddr[port]);
1109
1110         /* Set almost empty threshold */
1111         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == 1)
1112                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1113
1114         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1115                            TX_RING_SIZE - 1);
1116
1117         err = sky2_rx_start(sky2);
1118         if (err)
1119                 goto err_out;
1120
1121         /* Enable interrupts from phy/mac for port */
1122         imask = sky2_read32(hw, B0_IMSK);
1123         imask |= portirq_msk[port];
1124         sky2_write32(hw, B0_IMSK, imask);
1125
1126         return 0;
1127
1128 err_out:
1129         if (sky2->rx_le) {
1130                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1131                                     sky2->rx_le, sky2->rx_le_map);
1132                 sky2->rx_le = NULL;
1133         }
1134         if (sky2->tx_le) {
1135                 pci_free_consistent(hw->pdev,
1136                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1137                                     sky2->tx_le, sky2->tx_le_map);
1138                 sky2->tx_le = NULL;
1139         }
1140         kfree(sky2->tx_ring);
1141         kfree(sky2->rx_ring);
1142
1143         sky2->tx_ring = NULL;
1144         sky2->rx_ring = NULL;
1145         return err;
1146 }
1147
1148 /* Modular subtraction in ring */
1149 static inline int tx_dist(unsigned tail, unsigned head)
1150 {
1151         return (head - tail) & (TX_RING_SIZE - 1);
1152 }
1153
1154 /* Number of list elements available for next tx */
1155 static inline int tx_avail(const struct sky2_port *sky2)
1156 {
1157         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1158 }
1159
1160 /* Estimate of number of transmit list elements required */
1161 static unsigned tx_le_req(const struct sk_buff *skb)
1162 {
1163         unsigned count;
1164
1165         count = sizeof(dma_addr_t) / sizeof(u32);
1166         count += skb_shinfo(skb)->nr_frags * count;
1167
1168         if (skb_is_gso(skb))
1169                 ++count;
1170
1171         if (skb->ip_summed == CHECKSUM_HW)
1172                 ++count;
1173
1174         return count;
1175 }
1176
1177 /*
1178  * Put one packet in ring for transmit.
1179  * A single packet can generate multiple list elements, and
1180  * the number of ring elements will probably be less than the number
1181  * of list elements used.
1182  *
1183  * No BH disabling for tx_lock here (like tg3)
1184  */
1185 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1186 {
1187         struct sky2_port *sky2 = netdev_priv(dev);
1188         struct sky2_hw *hw = sky2->hw;
1189         struct sky2_tx_le *le = NULL;
1190         struct tx_ring_info *re;
1191         unsigned i, len;
1192         int avail;
1193         dma_addr_t mapping;
1194         u32 addr64;
1195         u16 mss;
1196         u8 ctrl;
1197
1198         /* No BH disabling for tx_lock here.  We are running in BH disabled
1199          * context and TX reclaim runs via poll inside of a software
1200          * interrupt, and no related locks in IRQ processing.
1201          */
1202         if (!spin_trylock(&sky2->tx_lock))
1203                 return NETDEV_TX_LOCKED;
1204
1205         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1206                 /* There is a known but harmless race with lockless tx
1207                  * and netif_stop_queue.
1208                  */
1209                 if (!netif_queue_stopped(dev)) {
1210                         netif_stop_queue(dev);
1211                         if (net_ratelimit())
1212                                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1213                                        dev->name);
1214                 }
1215                 spin_unlock(&sky2->tx_lock);
1216
1217                 return NETDEV_TX_BUSY;
1218         }
1219
1220         if (unlikely(netif_msg_tx_queued(sky2)))
1221                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1222                        dev->name, sky2->tx_prod, skb->len);
1223
1224         len = skb_headlen(skb);
1225         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1226         addr64 = high32(mapping);
1227
1228         re = sky2->tx_ring + sky2->tx_prod;
1229
1230         /* Send high bits if changed or crosses boundary */
1231         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1232                 le = get_tx_le(sky2);
1233                 le->tx.addr = cpu_to_le32(addr64);
1234                 le->ctrl = 0;
1235                 le->opcode = OP_ADDR64 | HW_OWNER;
1236                 sky2->tx_addr64 = high32(mapping + len);
1237         }
1238
1239         /* Check for TCP Segmentation Offload */
1240         mss = skb_shinfo(skb)->gso_size;
1241         if (mss != 0) {
1242                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1243                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1244                 mss += ETH_HLEN;
1245         }
1246
1247         if (mss != sky2->tx_last_mss) {
1248                 le = get_tx_le(sky2);
1249                 le->tx.tso.size = cpu_to_le16(mss);
1250                 le->tx.tso.rsvd = 0;
1251                 le->opcode = OP_LRGLEN | HW_OWNER;
1252                 le->ctrl = 0;
1253                 sky2->tx_last_mss = mss;
1254         }
1255
1256         ctrl = 0;
1257 #ifdef SKY2_VLAN_TAG_USED
1258         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1259         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1260                 if (!le) {
1261                         le = get_tx_le(sky2);
1262                         le->tx.addr = 0;
1263                         le->opcode = OP_VLAN|HW_OWNER;
1264                         le->ctrl = 0;
1265                 } else
1266                         le->opcode |= OP_VLAN;
1267                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1268                 ctrl |= INS_VLAN;
1269         }
1270 #endif
1271
1272         /* Handle TCP checksum offload */
1273         if (skb->ip_summed == CHECKSUM_HW) {
1274                 u16 hdr = skb->h.raw - skb->data;
1275                 u16 offset = hdr + skb->csum;
1276
1277                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1278                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1279                         ctrl |= UDPTCP;
1280
1281                 le = get_tx_le(sky2);
1282                 le->tx.csum.start = cpu_to_le16(hdr);
1283                 le->tx.csum.offset = cpu_to_le16(offset);
1284                 le->length = 0; /* initial checksum value */
1285                 le->ctrl = 1;   /* one packet */
1286                 le->opcode = OP_TCPLISW | HW_OWNER;
1287         }
1288
1289         le = get_tx_le(sky2);
1290         le->tx.addr = cpu_to_le32((u32) mapping);
1291         le->length = cpu_to_le16(len);
1292         le->ctrl = ctrl;
1293         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1294
1295         /* Record the transmit mapping info */
1296         re->skb = skb;
1297         pci_unmap_addr_set(re, mapaddr, mapping);
1298
1299         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1300                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1301                 struct tx_ring_info *fre;
1302
1303                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1304                                        frag->size, PCI_DMA_TODEVICE);
1305                 addr64 = high32(mapping);
1306                 if (addr64 != sky2->tx_addr64) {
1307                         le = get_tx_le(sky2);
1308                         le->tx.addr = cpu_to_le32(addr64);
1309                         le->ctrl = 0;
1310                         le->opcode = OP_ADDR64 | HW_OWNER;
1311                         sky2->tx_addr64 = addr64;
1312                 }
1313
1314                 le = get_tx_le(sky2);
1315                 le->tx.addr = cpu_to_le32((u32) mapping);
1316                 le->length = cpu_to_le16(frag->size);
1317                 le->ctrl = ctrl;
1318                 le->opcode = OP_BUFFER | HW_OWNER;
1319
1320                 fre = sky2->tx_ring
1321                     + RING_NEXT((re - sky2->tx_ring) + i, TX_RING_SIZE);
1322                 pci_unmap_addr_set(fre, mapaddr, mapping);
1323         }
1324
1325         re->idx = sky2->tx_prod;
1326         le->ctrl |= EOP;
1327
1328         avail = tx_avail(sky2);
1329         if (mss != 0 || avail < TX_MIN_PENDING) {
1330                 le->ctrl |= FRC_STAT;
1331                 if (avail <= MAX_SKB_TX_LE)
1332                         netif_stop_queue(dev);
1333         }
1334
1335         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1336
1337         spin_unlock(&sky2->tx_lock);
1338
1339         dev->trans_start = jiffies;
1340         return NETDEV_TX_OK;
1341 }
1342
1343 /*
1344  * Free ring elements from starting at tx_cons until "done"
1345  *
1346  * NB: the hardware will tell us about partial completion of multi-part
1347  *     buffers; these are deferred until completion.
1348  */
1349 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1350 {
1351         struct net_device *dev = sky2->netdev;
1352         struct pci_dev *pdev = sky2->hw->pdev;
1353         u16 nxt, put;
1354         unsigned i;
1355
1356         BUG_ON(done >= TX_RING_SIZE);
1357
1358         if (unlikely(netif_msg_tx_done(sky2)))
1359                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1360                        dev->name, done);
1361
1362         for (put = sky2->tx_cons; put != done; put = nxt) {
1363                 struct tx_ring_info *re = sky2->tx_ring + put;
1364                 struct sk_buff *skb = re->skb;
1365
1366                 nxt = re->idx;
1367                 BUG_ON(nxt >= TX_RING_SIZE);
1368                 prefetch(sky2->tx_ring + nxt);
1369
1370                 /* Check for partial status */
1371                 if (tx_dist(put, done) < tx_dist(put, nxt))
1372                         break;
1373
1374                 skb = re->skb;
1375                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1376                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1377
1378                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1379                         struct tx_ring_info *fre;
1380                         fre = sky2->tx_ring + RING_NEXT(put + i, TX_RING_SIZE);
1381                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1382                                        skb_shinfo(skb)->frags[i].size,
1383                                        PCI_DMA_TODEVICE);
1384                 }
1385
1386                 dev_kfree_skb(skb);
1387         }
1388
1389         sky2->tx_cons = put;
1390         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1391                 netif_wake_queue(dev);
1392 }
1393
1394 /* Cleanup all untransmitted buffers, assume transmitter not running */
1395 static void sky2_tx_clean(struct sky2_port *sky2)
1396 {
1397         spin_lock_bh(&sky2->tx_lock);
1398         sky2_tx_complete(sky2, sky2->tx_prod);
1399         spin_unlock_bh(&sky2->tx_lock);
1400 }
1401
1402 /* Network shutdown */
1403 static int sky2_down(struct net_device *dev)
1404 {
1405         struct sky2_port *sky2 = netdev_priv(dev);
1406         struct sky2_hw *hw = sky2->hw;
1407         unsigned port = sky2->port;
1408         u16 ctrl;
1409         u32 imask;
1410
1411         /* Never really got started! */
1412         if (!sky2->tx_le)
1413                 return 0;
1414
1415         if (netif_msg_ifdown(sky2))
1416                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1417
1418         /* Stop more packets from being queued */
1419         netif_stop_queue(dev);
1420
1421         sky2_phy_reset(hw, port);
1422
1423         /* Stop transmitter */
1424         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1425         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1426
1427         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1428                      RB_RST_SET | RB_DIS_OP_MD);
1429
1430         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1431         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1432         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1433
1434         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1435
1436         /* Workaround shared GMAC reset */
1437         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1438               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1439                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1440
1441         /* Disable Force Sync bit and Enable Alloc bit */
1442         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1443                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1444
1445         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1446         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1447         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1448
1449         /* Reset the PCI FIFO of the async Tx queue */
1450         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1451                      BMU_RST_SET | BMU_FIFO_RST);
1452
1453         /* Reset the Tx prefetch units */
1454         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1455                      PREF_UNIT_RST_SET);
1456
1457         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1458
1459         sky2_rx_stop(sky2);
1460
1461         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1462         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1463
1464         /* Disable port IRQ */
1465         imask = sky2_read32(hw, B0_IMSK);
1466         imask &= ~portirq_msk[port];
1467         sky2_write32(hw, B0_IMSK, imask);
1468
1469         /* turn off LED's */
1470         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1471
1472         synchronize_irq(hw->pdev->irq);
1473
1474         sky2_tx_clean(sky2);
1475         sky2_rx_clean(sky2);
1476
1477         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1478                             sky2->rx_le, sky2->rx_le_map);
1479         kfree(sky2->rx_ring);
1480
1481         pci_free_consistent(hw->pdev,
1482                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1483                             sky2->tx_le, sky2->tx_le_map);
1484         kfree(sky2->tx_ring);
1485
1486         sky2->tx_le = NULL;
1487         sky2->rx_le = NULL;
1488
1489         sky2->rx_ring = NULL;
1490         sky2->tx_ring = NULL;
1491
1492         return 0;
1493 }
1494
1495 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1496 {
1497         if (!hw->copper)
1498                 return SPEED_1000;
1499
1500         if (hw->chip_id == CHIP_ID_YUKON_FE)
1501                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1502
1503         switch (aux & PHY_M_PS_SPEED_MSK) {
1504         case PHY_M_PS_SPEED_1000:
1505                 return SPEED_1000;
1506         case PHY_M_PS_SPEED_100:
1507                 return SPEED_100;
1508         default:
1509                 return SPEED_10;
1510         }
1511 }
1512
1513 static void sky2_link_up(struct sky2_port *sky2)
1514 {
1515         struct sky2_hw *hw = sky2->hw;
1516         unsigned port = sky2->port;
1517         u16 reg;
1518
1519         /* Enable Transmit FIFO Underrun */
1520         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1521
1522         reg = gma_read16(hw, port, GM_GP_CTRL);
1523         if (sky2->autoneg == AUTONEG_DISABLE) {
1524                 reg |= GM_GPCR_AU_ALL_DIS;
1525
1526                 /* Is write/read necessary?  Copied from sky2_mac_init */
1527                 gma_write16(hw, port, GM_GP_CTRL, reg);
1528                 gma_read16(hw, port, GM_GP_CTRL);
1529
1530                 switch (sky2->speed) {
1531                 case SPEED_1000:
1532                         reg &= ~GM_GPCR_SPEED_100;
1533                         reg |= GM_GPCR_SPEED_1000;
1534                         break;
1535                 case SPEED_100:
1536                         reg &= ~GM_GPCR_SPEED_1000;
1537                         reg |= GM_GPCR_SPEED_100;
1538                         break;
1539                 case SPEED_10:
1540                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1541                         break;
1542                 }
1543         } else
1544                 reg &= ~GM_GPCR_AU_ALL_DIS;
1545
1546         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1547                 reg |= GM_GPCR_DUP_FULL;
1548
1549         /* enable Rx/Tx */
1550         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1551         gma_write16(hw, port, GM_GP_CTRL, reg);
1552         gma_read16(hw, port, GM_GP_CTRL);
1553
1554         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1555
1556         netif_carrier_on(sky2->netdev);
1557         netif_wake_queue(sky2->netdev);
1558
1559         /* Turn on link LED */
1560         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1561                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1562
1563         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U) {
1564                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1565                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1566
1567                 switch(sky2->speed) {
1568                 case SPEED_10:
1569                         led |= PHY_M_LEDC_INIT_CTRL(7);
1570                         break;
1571
1572                 case SPEED_100:
1573                         led |= PHY_M_LEDC_STA1_CTRL(7);
1574                         break;
1575
1576                 case SPEED_1000:
1577                         led |= PHY_M_LEDC_STA0_CTRL(7);
1578                         break;
1579                 }
1580
1581                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1582                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1583                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1584         }
1585
1586         if (netif_msg_link(sky2))
1587                 printk(KERN_INFO PFX
1588                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1589                        sky2->netdev->name, sky2->speed,
1590                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1591                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1592                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1593 }
1594
1595 static void sky2_link_down(struct sky2_port *sky2)
1596 {
1597         struct sky2_hw *hw = sky2->hw;
1598         unsigned port = sky2->port;
1599         u16 reg;
1600
1601         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1602
1603         reg = gma_read16(hw, port, GM_GP_CTRL);
1604         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1605         gma_write16(hw, port, GM_GP_CTRL, reg);
1606         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1607
1608         if (sky2->rx_pause && !sky2->tx_pause) {
1609                 /* restore Asymmetric Pause bit */
1610                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1611                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1612                              | PHY_M_AN_ASP);
1613         }
1614
1615         netif_carrier_off(sky2->netdev);
1616         netif_stop_queue(sky2->netdev);
1617
1618         /* Turn on link LED */
1619         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1620
1621         if (netif_msg_link(sky2))
1622                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1623         sky2_phy_init(hw, port);
1624 }
1625
1626 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1627 {
1628         struct sky2_hw *hw = sky2->hw;
1629         unsigned port = sky2->port;
1630         u16 lpa;
1631
1632         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1633
1634         if (lpa & PHY_M_AN_RF) {
1635                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1636                 return -1;
1637         }
1638
1639         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1640             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1641                 printk(KERN_ERR PFX "%s: master/slave fault",
1642                        sky2->netdev->name);
1643                 return -1;
1644         }
1645
1646         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1647                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1648                        sky2->netdev->name);
1649                 return -1;
1650         }
1651
1652         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1653
1654         sky2->speed = sky2_phy_speed(hw, aux);
1655
1656         /* Pause bits are offset (9..8) */
1657         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)
1658                 aux >>= 6;
1659
1660         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1661         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1662
1663         if ((sky2->tx_pause || sky2->rx_pause)
1664             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1665                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1666         else
1667                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1668
1669         return 0;
1670 }
1671
1672 /* Interrupt from PHY */
1673 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1674 {
1675         struct net_device *dev = hw->dev[port];
1676         struct sky2_port *sky2 = netdev_priv(dev);
1677         u16 istatus, phystat;
1678
1679         spin_lock(&sky2->phy_lock);
1680         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1681         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1682
1683         if (!netif_running(dev))
1684                 goto out;
1685
1686         if (netif_msg_intr(sky2))
1687                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1688                        sky2->netdev->name, istatus, phystat);
1689
1690         if (istatus & PHY_M_IS_AN_COMPL) {
1691                 if (sky2_autoneg_done(sky2, phystat) == 0)
1692                         sky2_link_up(sky2);
1693                 goto out;
1694         }
1695
1696         if (istatus & PHY_M_IS_LSP_CHANGE)
1697                 sky2->speed = sky2_phy_speed(hw, phystat);
1698
1699         if (istatus & PHY_M_IS_DUP_CHANGE)
1700                 sky2->duplex =
1701                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1702
1703         if (istatus & PHY_M_IS_LST_CHANGE) {
1704                 if (phystat & PHY_M_PS_LINK_UP)
1705                         sky2_link_up(sky2);
1706                 else
1707                         sky2_link_down(sky2);
1708         }
1709 out:
1710         spin_unlock(&sky2->phy_lock);
1711 }
1712
1713
1714 /* Transmit timeout is only called if we are running, carries is up
1715  * and tx queue is full (stopped).
1716  */
1717 static void sky2_tx_timeout(struct net_device *dev)
1718 {
1719         struct sky2_port *sky2 = netdev_priv(dev);
1720         struct sky2_hw *hw = sky2->hw;
1721         unsigned txq = txqaddr[sky2->port];
1722         u16 report, done;
1723
1724         if (netif_msg_timer(sky2))
1725                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1726
1727         report = sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX);
1728         done = sky2_read16(hw, Q_ADDR(txq, Q_DONE));
1729
1730         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1731                dev->name,
1732                sky2->tx_cons, sky2->tx_prod, report, done);
1733
1734         if (report != done) {
1735                 printk(KERN_INFO PFX "status burst pending (irq moderation?)\n");
1736
1737                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1738                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1739         } else if (report != sky2->tx_cons) {
1740                 printk(KERN_INFO PFX "status report lost?\n");
1741
1742                 spin_lock_bh(&sky2->tx_lock);
1743                 sky2_tx_complete(sky2, report);
1744                 spin_unlock_bh(&sky2->tx_lock);
1745         } else {
1746                 printk(KERN_INFO PFX "hardware hung? flushing\n");
1747
1748                 sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1749                 sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1750
1751                 sky2_tx_clean(sky2);
1752
1753                 sky2_qset(hw, txq);
1754                 sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1755         }
1756 }
1757
1758
1759 /* Want receive buffer size to be multiple of 64 bits
1760  * and incl room for vlan and truncation
1761  */
1762 static inline unsigned sky2_buf_size(int mtu)
1763 {
1764         return ALIGN(mtu + ETH_HLEN + VLAN_HLEN, 8) + 8;
1765 }
1766
1767 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1768 {
1769         struct sky2_port *sky2 = netdev_priv(dev);
1770         struct sky2_hw *hw = sky2->hw;
1771         int err;
1772         u16 ctl, mode;
1773         u32 imask;
1774
1775         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1776                 return -EINVAL;
1777
1778         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1779                 return -EINVAL;
1780
1781         if (!netif_running(dev)) {
1782                 dev->mtu = new_mtu;
1783                 return 0;
1784         }
1785
1786         imask = sky2_read32(hw, B0_IMSK);
1787         sky2_write32(hw, B0_IMSK, 0);
1788
1789         dev->trans_start = jiffies;     /* prevent tx timeout */
1790         netif_stop_queue(dev);
1791         netif_poll_disable(hw->dev[0]);
1792
1793         synchronize_irq(hw->pdev->irq);
1794
1795         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1796         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1797         sky2_rx_stop(sky2);
1798         sky2_rx_clean(sky2);
1799
1800         dev->mtu = new_mtu;
1801         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1802         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1803                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1804
1805         if (dev->mtu > ETH_DATA_LEN)
1806                 mode |= GM_SMOD_JUMBO_ENA;
1807
1808         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1809
1810         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1811
1812         err = sky2_rx_start(sky2);
1813         sky2_write32(hw, B0_IMSK, imask);
1814
1815         if (err)
1816                 dev_close(dev);
1817         else {
1818                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1819
1820                 netif_poll_enable(hw->dev[0]);
1821                 netif_wake_queue(dev);
1822         }
1823
1824         return err;
1825 }
1826
1827 /*
1828  * Receive one packet.
1829  * For small packets or errors, just reuse existing skb.
1830  * For larger packets, get new buffer.
1831  */
1832 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1833                                     u16 length, u32 status)
1834 {
1835         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1836         struct sk_buff *skb = NULL;
1837
1838         if (unlikely(netif_msg_rx_status(sky2)))
1839                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1840                        sky2->netdev->name, sky2->rx_next, status, length);
1841
1842         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1843         prefetch(sky2->rx_ring + sky2->rx_next);
1844
1845         if (status & GMR_FS_ANY_ERR)
1846                 goto error;
1847
1848         if (!(status & GMR_FS_RX_OK))
1849                 goto resubmit;
1850
1851         if (length > sky2->netdev->mtu + ETH_HLEN)
1852                 goto oversize;
1853
1854         if (length < copybreak) {
1855                 skb = alloc_skb(length + 2, GFP_ATOMIC);
1856                 if (!skb)
1857                         goto resubmit;
1858
1859                 skb_reserve(skb, 2);
1860                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1861                                             length, PCI_DMA_FROMDEVICE);
1862                 memcpy(skb->data, re->skb->data, length);
1863                 skb->ip_summed = re->skb->ip_summed;
1864                 skb->csum = re->skb->csum;
1865                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1866                                                length, PCI_DMA_FROMDEVICE);
1867         } else {
1868                 struct sk_buff *nskb;
1869
1870                 nskb = sky2_alloc_skb(sky2->rx_bufsize, GFP_ATOMIC);
1871                 if (!nskb)
1872                         goto resubmit;
1873
1874                 skb = re->skb;
1875                 re->skb = nskb;
1876                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1877                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1878                 prefetch(skb->data);
1879
1880                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1881                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1882         }
1883
1884         skb_put(skb, length);
1885 resubmit:
1886         re->skb->ip_summed = CHECKSUM_NONE;
1887         sky2_rx_add(sky2, re->mapaddr);
1888
1889         return skb;
1890
1891 oversize:
1892         ++sky2->net_stats.rx_over_errors;
1893         goto resubmit;
1894
1895 error:
1896         ++sky2->net_stats.rx_errors;
1897
1898         if (netif_msg_rx_err(sky2) && net_ratelimit())
1899                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1900                        sky2->netdev->name, status, length);
1901
1902         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1903                 sky2->net_stats.rx_length_errors++;
1904         if (status & GMR_FS_FRAGMENT)
1905                 sky2->net_stats.rx_frame_errors++;
1906         if (status & GMR_FS_CRC_ERR)
1907                 sky2->net_stats.rx_crc_errors++;
1908         if (status & GMR_FS_RX_FF_OV)
1909                 sky2->net_stats.rx_fifo_errors++;
1910
1911         goto resubmit;
1912 }
1913
1914 /* Transmit complete */
1915 static inline void sky2_tx_done(struct net_device *dev, u16 last)
1916 {
1917         struct sky2_port *sky2 = netdev_priv(dev);
1918
1919         if (netif_running(dev)) {
1920                 spin_lock(&sky2->tx_lock);
1921                 sky2_tx_complete(sky2, last);
1922                 spin_unlock(&sky2->tx_lock);
1923         }
1924 }
1925
1926 /* Process status response ring */
1927 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
1928 {
1929         struct sky2_port *sky2;
1930         int work_done = 0;
1931         unsigned buf_write[2] = { 0, 0 };
1932         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
1933
1934         rmb();
1935
1936         while (hw->st_idx != hwidx) {
1937                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1938                 struct net_device *dev;
1939                 struct sk_buff *skb;
1940                 u32 status;
1941                 u16 length;
1942
1943                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
1944
1945                 BUG_ON(le->link >= 2);
1946                 dev = hw->dev[le->link];
1947
1948                 sky2 = netdev_priv(dev);
1949                 length = le->length;
1950                 status = le->status;
1951
1952                 switch (le->opcode & ~HW_OWNER) {
1953                 case OP_RXSTAT:
1954                         skb = sky2_receive(sky2, length, status);
1955                         if (!skb)
1956                                 break;
1957
1958                         skb->dev = dev;
1959                         skb->protocol = eth_type_trans(skb, dev);
1960                         dev->last_rx = jiffies;
1961
1962 #ifdef SKY2_VLAN_TAG_USED
1963                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1964                                 vlan_hwaccel_receive_skb(skb,
1965                                                          sky2->vlgrp,
1966                                                          be16_to_cpu(sky2->rx_tag));
1967                         } else
1968 #endif
1969                                 netif_receive_skb(skb);
1970
1971                         /* Update receiver after 16 frames */
1972                         if (++buf_write[le->link] == RX_BUF_WRITE) {
1973                                 sky2_put_idx(hw, rxqaddr[le->link],
1974                                              sky2->rx_put);
1975                                 buf_write[le->link] = 0;
1976                         }
1977
1978                         /* Stop after net poll weight */
1979                         if (++work_done >= to_do)
1980                                 goto exit_loop;
1981                         break;
1982
1983 #ifdef SKY2_VLAN_TAG_USED
1984                 case OP_RXVLAN:
1985                         sky2->rx_tag = length;
1986                         break;
1987
1988                 case OP_RXCHKSVLAN:
1989                         sky2->rx_tag = length;
1990                         /* fall through */
1991 #endif
1992                 case OP_RXCHKS:
1993                         skb = sky2->rx_ring[sky2->rx_next].skb;
1994                         skb->ip_summed = CHECKSUM_HW;
1995                         skb->csum = le16_to_cpu(status);
1996                         break;
1997
1998                 case OP_TXINDEXLE:
1999                         /* TX index reports status for both ports */
2000                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2001                         sky2_tx_done(hw->dev[0], status & 0xfff);
2002                         if (hw->dev[1])
2003                                 sky2_tx_done(hw->dev[1],
2004                                      ((status >> 24) & 0xff)
2005                                              | (u16)(length & 0xf) << 8);
2006                         break;
2007
2008                 default:
2009                         if (net_ratelimit())
2010                                 printk(KERN_WARNING PFX
2011                                        "unknown status opcode 0x%x\n", le->opcode);
2012                         goto exit_loop;
2013                 }
2014         }
2015
2016         /* Fully processed status ring so clear irq */
2017         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2018
2019 exit_loop:
2020         if (buf_write[0]) {
2021                 sky2 = netdev_priv(hw->dev[0]);
2022                 sky2_put_idx(hw, Q_R1, sky2->rx_put);
2023         }
2024
2025         if (buf_write[1]) {
2026                 sky2 = netdev_priv(hw->dev[1]);
2027                 sky2_put_idx(hw, Q_R2, sky2->rx_put);
2028         }
2029
2030         return work_done;
2031 }
2032
2033 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2034 {
2035         struct net_device *dev = hw->dev[port];
2036
2037         if (net_ratelimit())
2038                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2039                        dev->name, status);
2040
2041         if (status & Y2_IS_PAR_RD1) {
2042                 if (net_ratelimit())
2043                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2044                                dev->name);
2045                 /* Clear IRQ */
2046                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2047         }
2048
2049         if (status & Y2_IS_PAR_WR1) {
2050                 if (net_ratelimit())
2051                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2052                                dev->name);
2053
2054                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2055         }
2056
2057         if (status & Y2_IS_PAR_MAC1) {
2058                 if (net_ratelimit())
2059                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2060                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2061         }
2062
2063         if (status & Y2_IS_PAR_RX1) {
2064                 if (net_ratelimit())
2065                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2066                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2067         }
2068
2069         if (status & Y2_IS_TCP_TXA1) {
2070                 if (net_ratelimit())
2071                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2072                                dev->name);
2073                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2074         }
2075 }
2076
2077 static void sky2_hw_intr(struct sky2_hw *hw)
2078 {
2079         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2080
2081         if (status & Y2_IS_TIST_OV)
2082                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2083
2084         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2085                 u16 pci_err;
2086
2087                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2088                 if (net_ratelimit())
2089                         printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
2090                                pci_name(hw->pdev), pci_err);
2091
2092                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2093                 sky2_pci_write16(hw, PCI_STATUS,
2094                                       pci_err | PCI_STATUS_ERROR_BITS);
2095                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2096         }
2097
2098         if (status & Y2_IS_PCI_EXP) {
2099                 /* PCI-Express uncorrectable Error occurred */
2100                 u32 pex_err;
2101
2102                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2103
2104                 if (net_ratelimit())
2105                         printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
2106                                pci_name(hw->pdev), pex_err);
2107
2108                 /* clear the interrupt */
2109                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2110                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2111                                        0xffffffffUL);
2112                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2113
2114                 if (pex_err & PEX_FATAL_ERRORS) {
2115                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2116                         hwmsk &= ~Y2_IS_PCI_EXP;
2117                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2118                 }
2119         }
2120
2121         if (status & Y2_HWE_L1_MASK)
2122                 sky2_hw_error(hw, 0, status);
2123         status >>= 8;
2124         if (status & Y2_HWE_L1_MASK)
2125                 sky2_hw_error(hw, 1, status);
2126 }
2127
2128 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2129 {
2130         struct net_device *dev = hw->dev[port];
2131         struct sky2_port *sky2 = netdev_priv(dev);
2132         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2133
2134         if (netif_msg_intr(sky2))
2135                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2136                        dev->name, status);
2137
2138         if (status & GM_IS_RX_FF_OR) {
2139                 ++sky2->net_stats.rx_fifo_errors;
2140                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2141         }
2142
2143         if (status & GM_IS_TX_FF_UR) {
2144                 ++sky2->net_stats.tx_fifo_errors;
2145                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2146         }
2147 }
2148
2149 /* This should never happen it is a fatal situation */
2150 static void sky2_descriptor_error(struct sky2_hw *hw, unsigned port,
2151                                   const char *rxtx, u32 mask)
2152 {
2153         struct net_device *dev = hw->dev[port];
2154         struct sky2_port *sky2 = netdev_priv(dev);
2155         u32 imask;
2156
2157         printk(KERN_ERR PFX "%s: %s descriptor error (hardware problem)\n",
2158                dev ? dev->name : "<not registered>", rxtx);
2159
2160         imask = sky2_read32(hw, B0_IMSK);
2161         imask &= ~mask;
2162         sky2_write32(hw, B0_IMSK, imask);
2163
2164         if (dev) {
2165                 spin_lock(&sky2->phy_lock);
2166                 sky2_link_down(sky2);
2167                 spin_unlock(&sky2->phy_lock);
2168         }
2169 }
2170
2171 /* If idle then force a fake soft NAPI poll once a second
2172  * to work around cases where sharing an edge triggered interrupt.
2173  */
2174 static inline void sky2_idle_start(struct sky2_hw *hw)
2175 {
2176         if (idle_timeout > 0)
2177                 mod_timer(&hw->idle_timer,
2178                           jiffies + msecs_to_jiffies(idle_timeout));
2179 }
2180
2181 static void sky2_idle(unsigned long arg)
2182 {
2183         struct sky2_hw *hw = (struct sky2_hw *) arg;
2184         struct net_device *dev = hw->dev[0];
2185
2186         if (__netif_rx_schedule_prep(dev))
2187                 __netif_rx_schedule(dev);
2188
2189         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2190 }
2191
2192
2193 static int sky2_poll(struct net_device *dev0, int *budget)
2194 {
2195         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2196         int work_limit = min(dev0->quota, *budget);
2197         int work_done = 0;
2198         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2199
2200         if (status & Y2_IS_HW_ERR)
2201                 sky2_hw_intr(hw);
2202
2203         if (status & Y2_IS_IRQ_PHY1)
2204                 sky2_phy_intr(hw, 0);
2205
2206         if (status & Y2_IS_IRQ_PHY2)
2207                 sky2_phy_intr(hw, 1);
2208
2209         if (status & Y2_IS_IRQ_MAC1)
2210                 sky2_mac_intr(hw, 0);
2211
2212         if (status & Y2_IS_IRQ_MAC2)
2213                 sky2_mac_intr(hw, 1);
2214
2215         if (status & Y2_IS_CHK_RX1)
2216                 sky2_descriptor_error(hw, 0, "receive", Y2_IS_CHK_RX1);
2217
2218         if (status & Y2_IS_CHK_RX2)
2219                 sky2_descriptor_error(hw, 1, "receive", Y2_IS_CHK_RX2);
2220
2221         if (status & Y2_IS_CHK_TXA1)
2222                 sky2_descriptor_error(hw, 0, "transmit", Y2_IS_CHK_TXA1);
2223
2224         if (status & Y2_IS_CHK_TXA2)
2225                 sky2_descriptor_error(hw, 1, "transmit", Y2_IS_CHK_TXA2);
2226
2227         work_done = sky2_status_intr(hw, work_limit);
2228         if (work_done < work_limit) {
2229                 netif_rx_complete(dev0);
2230
2231                 sky2_read32(hw, B0_Y2_SP_LISR);
2232                 return 0;
2233         } else {
2234                 *budget -= work_done;
2235                 dev0->quota -= work_done;
2236                 return 1;
2237         }
2238 }
2239
2240 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
2241 {
2242         struct sky2_hw *hw = dev_id;
2243         struct net_device *dev0 = hw->dev[0];
2244         u32 status;
2245
2246         /* Reading this mask interrupts as side effect */
2247         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2248         if (status == 0 || status == ~0)
2249                 return IRQ_NONE;
2250
2251         prefetch(&hw->st_le[hw->st_idx]);
2252         if (likely(__netif_rx_schedule_prep(dev0)))
2253                 __netif_rx_schedule(dev0);
2254
2255         return IRQ_HANDLED;
2256 }
2257
2258 #ifdef CONFIG_NET_POLL_CONTROLLER
2259 static void sky2_netpoll(struct net_device *dev)
2260 {
2261         struct sky2_port *sky2 = netdev_priv(dev);
2262         struct net_device *dev0 = sky2->hw->dev[0];
2263
2264         if (netif_running(dev) && __netif_rx_schedule_prep(dev0))
2265                 __netif_rx_schedule(dev0);
2266 }
2267 #endif
2268
2269 /* Chip internal frequency for clock calculations */
2270 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2271 {
2272         switch (hw->chip_id) {
2273         case CHIP_ID_YUKON_EC:
2274         case CHIP_ID_YUKON_EC_U:
2275                 return 125;     /* 125 Mhz */
2276         case CHIP_ID_YUKON_FE:
2277                 return 100;     /* 100 Mhz */
2278         default:                /* YUKON_XL */
2279                 return 156;     /* 156 Mhz */
2280         }
2281 }
2282
2283 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2284 {
2285         return sky2_mhz(hw) * us;
2286 }
2287
2288 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2289 {
2290         return clk / sky2_mhz(hw);
2291 }
2292
2293
2294 static int sky2_reset(struct sky2_hw *hw)
2295 {
2296         u16 status;
2297         u8 t8, pmd_type;
2298         int i;
2299
2300         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2301
2302         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2303         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2304                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2305                        pci_name(hw->pdev), hw->chip_id);
2306                 return -EOPNOTSUPP;
2307         }
2308
2309         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2310
2311         /* This rev is really old, and requires untested workarounds */
2312         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2313                 printk(KERN_ERR PFX "%s: unsupported revision Yukon-%s (0x%x) rev %d\n",
2314                        pci_name(hw->pdev), yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2315                        hw->chip_id, hw->chip_rev);
2316                 return -EOPNOTSUPP;
2317         }
2318
2319         /* disable ASF */
2320         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2321                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2322                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2323         }
2324
2325         /* do a SW reset */
2326         sky2_write8(hw, B0_CTST, CS_RST_SET);
2327         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2328
2329         /* clear PCI errors, if any */
2330         status = sky2_pci_read16(hw, PCI_STATUS);
2331
2332         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2333         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2334
2335
2336         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2337
2338         /* clear any PEX errors */
2339         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2340                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2341
2342
2343         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2344         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2345
2346         hw->ports = 1;
2347         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2348         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2349                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2350                         ++hw->ports;
2351         }
2352
2353         sky2_set_power_state(hw, PCI_D0);
2354
2355         for (i = 0; i < hw->ports; i++) {
2356                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2357                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2358         }
2359
2360         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2361
2362         /* Clear I2C IRQ noise */
2363         sky2_write32(hw, B2_I2C_IRQ, 1);
2364
2365         /* turn off hardware timer (unused) */
2366         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2367         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2368
2369         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2370
2371         /* Turn off descriptor polling */
2372         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2373
2374         /* Turn off receive timestamp */
2375         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2376         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2377
2378         /* enable the Tx Arbiters */
2379         for (i = 0; i < hw->ports; i++)
2380                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2381
2382         /* Initialize ram interface */
2383         for (i = 0; i < hw->ports; i++) {
2384                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2385
2386                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2387                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2388                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2389                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2390                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2391                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2392                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2393                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2394                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2395                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2396                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2397                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2398         }
2399
2400         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2401
2402         for (i = 0; i < hw->ports; i++)
2403                 sky2_phy_reset(hw, i);
2404
2405         memset(hw->st_le, 0, STATUS_LE_BYTES);
2406         hw->st_idx = 0;
2407
2408         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2409         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2410
2411         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2412         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2413
2414         /* Set the list last index */
2415         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2416
2417         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2418         sky2_write8(hw, STAT_FIFO_WM, 16);
2419
2420         /* set Status-FIFO ISR watermark */
2421         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2422                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2423         else
2424                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2425
2426         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2427         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2428         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2429
2430         /* enable status unit */
2431         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2432
2433         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2434         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2435         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2436
2437         return 0;
2438 }
2439
2440 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2441 {
2442         u32 modes;
2443         if (hw->copper) {
2444                 modes = SUPPORTED_10baseT_Half
2445                     | SUPPORTED_10baseT_Full
2446                     | SUPPORTED_100baseT_Half
2447                     | SUPPORTED_100baseT_Full
2448                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2449
2450                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2451                         modes |= SUPPORTED_1000baseT_Half
2452                             | SUPPORTED_1000baseT_Full;
2453         } else
2454                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2455                     | SUPPORTED_Autoneg;
2456         return modes;
2457 }
2458
2459 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2460 {
2461         struct sky2_port *sky2 = netdev_priv(dev);
2462         struct sky2_hw *hw = sky2->hw;
2463
2464         ecmd->transceiver = XCVR_INTERNAL;
2465         ecmd->supported = sky2_supported_modes(hw);
2466         ecmd->phy_address = PHY_ADDR_MARV;
2467         if (hw->copper) {
2468                 ecmd->supported = SUPPORTED_10baseT_Half
2469                     | SUPPORTED_10baseT_Full
2470                     | SUPPORTED_100baseT_Half
2471                     | SUPPORTED_100baseT_Full
2472                     | SUPPORTED_1000baseT_Half
2473                     | SUPPORTED_1000baseT_Full
2474                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2475                 ecmd->port = PORT_TP;
2476         } else
2477                 ecmd->port = PORT_FIBRE;
2478
2479         ecmd->advertising = sky2->advertising;
2480         ecmd->autoneg = sky2->autoneg;
2481         ecmd->speed = sky2->speed;
2482         ecmd->duplex = sky2->duplex;
2483         return 0;
2484 }
2485
2486 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2487 {
2488         struct sky2_port *sky2 = netdev_priv(dev);
2489         const struct sky2_hw *hw = sky2->hw;
2490         u32 supported = sky2_supported_modes(hw);
2491
2492         if (ecmd->autoneg == AUTONEG_ENABLE) {
2493                 ecmd->advertising = supported;
2494                 sky2->duplex = -1;
2495                 sky2->speed = -1;
2496         } else {
2497                 u32 setting;
2498
2499                 switch (ecmd->speed) {
2500                 case SPEED_1000:
2501                         if (ecmd->duplex == DUPLEX_FULL)
2502                                 setting = SUPPORTED_1000baseT_Full;
2503                         else if (ecmd->duplex == DUPLEX_HALF)
2504                                 setting = SUPPORTED_1000baseT_Half;
2505                         else
2506                                 return -EINVAL;
2507                         break;
2508                 case SPEED_100:
2509                         if (ecmd->duplex == DUPLEX_FULL)
2510                                 setting = SUPPORTED_100baseT_Full;
2511                         else if (ecmd->duplex == DUPLEX_HALF)
2512                                 setting = SUPPORTED_100baseT_Half;
2513                         else
2514                                 return -EINVAL;
2515                         break;
2516
2517                 case SPEED_10:
2518                         if (ecmd->duplex == DUPLEX_FULL)
2519                                 setting = SUPPORTED_10baseT_Full;
2520                         else if (ecmd->duplex == DUPLEX_HALF)
2521                                 setting = SUPPORTED_10baseT_Half;
2522                         else
2523                                 return -EINVAL;
2524                         break;
2525                 default:
2526                         return -EINVAL;
2527                 }
2528
2529                 if ((setting & supported) == 0)
2530                         return -EINVAL;
2531
2532                 sky2->speed = ecmd->speed;
2533                 sky2->duplex = ecmd->duplex;
2534         }
2535
2536         sky2->autoneg = ecmd->autoneg;
2537         sky2->advertising = ecmd->advertising;
2538
2539         if (netif_running(dev))
2540                 sky2_phy_reinit(sky2);
2541
2542         return 0;
2543 }
2544
2545 static void sky2_get_drvinfo(struct net_device *dev,
2546                              struct ethtool_drvinfo *info)
2547 {
2548         struct sky2_port *sky2 = netdev_priv(dev);
2549
2550         strcpy(info->driver, DRV_NAME);
2551         strcpy(info->version, DRV_VERSION);
2552         strcpy(info->fw_version, "N/A");
2553         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2554 }
2555
2556 static const struct sky2_stat {
2557         char name[ETH_GSTRING_LEN];
2558         u16 offset;
2559 } sky2_stats[] = {
2560         { "tx_bytes",      GM_TXO_OK_HI },
2561         { "rx_bytes",      GM_RXO_OK_HI },
2562         { "tx_broadcast",  GM_TXF_BC_OK },
2563         { "rx_broadcast",  GM_RXF_BC_OK },
2564         { "tx_multicast",  GM_TXF_MC_OK },
2565         { "rx_multicast",  GM_RXF_MC_OK },
2566         { "tx_unicast",    GM_TXF_UC_OK },
2567         { "rx_unicast",    GM_RXF_UC_OK },
2568         { "tx_mac_pause",  GM_TXF_MPAUSE },
2569         { "rx_mac_pause",  GM_RXF_MPAUSE },
2570         { "collisions",    GM_TXF_COL },
2571         { "late_collision",GM_TXF_LAT_COL },
2572         { "aborted",       GM_TXF_ABO_COL },
2573         { "single_collisions", GM_TXF_SNG_COL },
2574         { "multi_collisions", GM_TXF_MUL_COL },
2575
2576         { "rx_short",      GM_RXF_SHT },
2577         { "rx_runt",       GM_RXE_FRAG },
2578         { "rx_64_byte_packets", GM_RXF_64B },
2579         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2580         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2581         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2582         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2583         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2584         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2585         { "rx_too_long",   GM_RXF_LNG_ERR },
2586         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2587         { "rx_jabber",     GM_RXF_JAB_PKT },
2588         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2589
2590         { "tx_64_byte_packets", GM_TXF_64B },
2591         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2592         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2593         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2594         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2595         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2596         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2597         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2598 };
2599
2600 static u32 sky2_get_rx_csum(struct net_device *dev)
2601 {
2602         struct sky2_port *sky2 = netdev_priv(dev);
2603
2604         return sky2->rx_csum;
2605 }
2606
2607 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2608 {
2609         struct sky2_port *sky2 = netdev_priv(dev);
2610
2611         sky2->rx_csum = data;
2612
2613         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2614                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2615
2616         return 0;
2617 }
2618
2619 static u32 sky2_get_msglevel(struct net_device *netdev)
2620 {
2621         struct sky2_port *sky2 = netdev_priv(netdev);
2622         return sky2->msg_enable;
2623 }
2624
2625 static int sky2_nway_reset(struct net_device *dev)
2626 {
2627         struct sky2_port *sky2 = netdev_priv(dev);
2628
2629         if (sky2->autoneg != AUTONEG_ENABLE)
2630                 return -EINVAL;
2631
2632         sky2_phy_reinit(sky2);
2633
2634         return 0;
2635 }
2636
2637 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2638 {
2639         struct sky2_hw *hw = sky2->hw;
2640         unsigned port = sky2->port;
2641         int i;
2642
2643         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2644             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2645         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2646             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2647
2648         for (i = 2; i < count; i++)
2649                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2650 }
2651
2652 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2653 {
2654         struct sky2_port *sky2 = netdev_priv(netdev);
2655         sky2->msg_enable = value;
2656 }
2657
2658 static int sky2_get_stats_count(struct net_device *dev)
2659 {
2660         return ARRAY_SIZE(sky2_stats);
2661 }
2662
2663 static void sky2_get_ethtool_stats(struct net_device *dev,
2664                                    struct ethtool_stats *stats, u64 * data)
2665 {
2666         struct sky2_port *sky2 = netdev_priv(dev);
2667
2668         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2669 }
2670
2671 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2672 {
2673         int i;
2674
2675         switch (stringset) {
2676         case ETH_SS_STATS:
2677                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2678                         memcpy(data + i * ETH_GSTRING_LEN,
2679                                sky2_stats[i].name, ETH_GSTRING_LEN);
2680                 break;
2681         }
2682 }
2683
2684 /* Use hardware MIB variables for critical path statistics and
2685  * transmit feedback not reported at interrupt.
2686  * Other errors are accounted for in interrupt handler.
2687  */
2688 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2689 {
2690         struct sky2_port *sky2 = netdev_priv(dev);
2691         u64 data[13];
2692
2693         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2694
2695         sky2->net_stats.tx_bytes = data[0];
2696         sky2->net_stats.rx_bytes = data[1];
2697         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2698         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2699         sky2->net_stats.multicast = data[3] + data[5];
2700         sky2->net_stats.collisions = data[10];
2701         sky2->net_stats.tx_aborted_errors = data[12];
2702
2703         return &sky2->net_stats;
2704 }
2705
2706 static int sky2_set_mac_address(struct net_device *dev, void *p)
2707 {
2708         struct sky2_port *sky2 = netdev_priv(dev);
2709         struct sky2_hw *hw = sky2->hw;
2710         unsigned port = sky2->port;
2711         const struct sockaddr *addr = p;
2712
2713         if (!is_valid_ether_addr(addr->sa_data))
2714                 return -EADDRNOTAVAIL;
2715
2716         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2717         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2718                     dev->dev_addr, ETH_ALEN);
2719         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2720                     dev->dev_addr, ETH_ALEN);
2721
2722         /* virtual address for data */
2723         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2724
2725         /* physical address: used for pause frames */
2726         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2727
2728         return 0;
2729 }
2730
2731 static void sky2_set_multicast(struct net_device *dev)
2732 {
2733         struct sky2_port *sky2 = netdev_priv(dev);
2734         struct sky2_hw *hw = sky2->hw;
2735         unsigned port = sky2->port;
2736         struct dev_mc_list *list = dev->mc_list;
2737         u16 reg;
2738         u8 filter[8];
2739
2740         memset(filter, 0, sizeof(filter));
2741
2742         reg = gma_read16(hw, port, GM_RX_CTRL);
2743         reg |= GM_RXCR_UCF_ENA;
2744
2745         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2746                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2747         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2748                 memset(filter, 0xff, sizeof(filter));
2749         else if (dev->mc_count == 0)    /* no multicast */
2750                 reg &= ~GM_RXCR_MCF_ENA;
2751         else {
2752                 int i;
2753                 reg |= GM_RXCR_MCF_ENA;
2754
2755                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2756                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2757                         filter[bit / 8] |= 1 << (bit % 8);
2758                 }
2759         }
2760
2761         gma_write16(hw, port, GM_MC_ADDR_H1,
2762                     (u16) filter[0] | ((u16) filter[1] << 8));
2763         gma_write16(hw, port, GM_MC_ADDR_H2,
2764                     (u16) filter[2] | ((u16) filter[3] << 8));
2765         gma_write16(hw, port, GM_MC_ADDR_H3,
2766                     (u16) filter[4] | ((u16) filter[5] << 8));
2767         gma_write16(hw, port, GM_MC_ADDR_H4,
2768                     (u16) filter[6] | ((u16) filter[7] << 8));
2769
2770         gma_write16(hw, port, GM_RX_CTRL, reg);
2771 }
2772
2773 /* Can have one global because blinking is controlled by
2774  * ethtool and that is always under RTNL mutex
2775  */
2776 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2777 {
2778         u16 pg;
2779
2780         switch (hw->chip_id) {
2781         case CHIP_ID_YUKON_XL:
2782                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2783                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2784                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2785                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2786                                    PHY_M_LEDC_INIT_CTRL(7) |
2787                                    PHY_M_LEDC_STA1_CTRL(7) |
2788                                    PHY_M_LEDC_STA0_CTRL(7))
2789                              : 0);
2790
2791                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2792                 break;
2793
2794         default:
2795                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2796                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2797                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2798                              PHY_M_LED_MO_10(MO_LED_ON) |
2799                              PHY_M_LED_MO_100(MO_LED_ON) |
2800                              PHY_M_LED_MO_1000(MO_LED_ON) |
2801                              PHY_M_LED_MO_RX(MO_LED_ON)
2802                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2803                              PHY_M_LED_MO_10(MO_LED_OFF) |
2804                              PHY_M_LED_MO_100(MO_LED_OFF) |
2805                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2806                              PHY_M_LED_MO_RX(MO_LED_OFF));
2807
2808         }
2809 }
2810
2811 /* blink LED's for finding board */
2812 static int sky2_phys_id(struct net_device *dev, u32 data)
2813 {
2814         struct sky2_port *sky2 = netdev_priv(dev);
2815         struct sky2_hw *hw = sky2->hw;
2816         unsigned port = sky2->port;
2817         u16 ledctrl, ledover = 0;
2818         long ms;
2819         int interrupted;
2820         int onoff = 1;
2821
2822         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2823                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2824         else
2825                 ms = data * 1000;
2826
2827         /* save initial values */
2828         spin_lock_bh(&sky2->phy_lock);
2829         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2830                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2831                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2832                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2833                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2834         } else {
2835                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2836                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2837         }
2838
2839         interrupted = 0;
2840         while (!interrupted && ms > 0) {
2841                 sky2_led(hw, port, onoff);
2842                 onoff = !onoff;
2843
2844                 spin_unlock_bh(&sky2->phy_lock);
2845                 interrupted = msleep_interruptible(250);
2846                 spin_lock_bh(&sky2->phy_lock);
2847
2848                 ms -= 250;
2849         }
2850
2851         /* resume regularly scheduled programming */
2852         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2853                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2854                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2855                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2856                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2857         } else {
2858                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2859                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2860         }
2861         spin_unlock_bh(&sky2->phy_lock);
2862
2863         return 0;
2864 }
2865
2866 static void sky2_get_pauseparam(struct net_device *dev,
2867                                 struct ethtool_pauseparam *ecmd)
2868 {
2869         struct sky2_port *sky2 = netdev_priv(dev);
2870
2871         ecmd->tx_pause = sky2->tx_pause;
2872         ecmd->rx_pause = sky2->rx_pause;
2873         ecmd->autoneg = sky2->autoneg;
2874 }
2875
2876 static int sky2_set_pauseparam(struct net_device *dev,
2877                                struct ethtool_pauseparam *ecmd)
2878 {
2879         struct sky2_port *sky2 = netdev_priv(dev);
2880         int err = 0;
2881
2882         sky2->autoneg = ecmd->autoneg;
2883         sky2->tx_pause = ecmd->tx_pause != 0;
2884         sky2->rx_pause = ecmd->rx_pause != 0;
2885
2886         sky2_phy_reinit(sky2);
2887
2888         return err;
2889 }
2890
2891 static int sky2_get_coalesce(struct net_device *dev,
2892                              struct ethtool_coalesce *ecmd)
2893 {
2894         struct sky2_port *sky2 = netdev_priv(dev);
2895         struct sky2_hw *hw = sky2->hw;
2896
2897         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2898                 ecmd->tx_coalesce_usecs = 0;
2899         else {
2900                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2901                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2902         }
2903         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2904
2905         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2906                 ecmd->rx_coalesce_usecs = 0;
2907         else {
2908                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2909                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2910         }
2911         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2912
2913         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2914                 ecmd->rx_coalesce_usecs_irq = 0;
2915         else {
2916                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2917                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2918         }
2919
2920         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2921
2922         return 0;
2923 }
2924
2925 /* Note: this affect both ports */
2926 static int sky2_set_coalesce(struct net_device *dev,
2927                              struct ethtool_coalesce *ecmd)
2928 {
2929         struct sky2_port *sky2 = netdev_priv(dev);
2930         struct sky2_hw *hw = sky2->hw;
2931         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
2932
2933         if (ecmd->tx_coalesce_usecs > tmax ||
2934             ecmd->rx_coalesce_usecs > tmax ||
2935             ecmd->rx_coalesce_usecs_irq > tmax)
2936                 return -EINVAL;
2937
2938         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
2939                 return -EINVAL;
2940         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
2941                 return -EINVAL;
2942         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
2943                 return -EINVAL;
2944
2945         if (ecmd->tx_coalesce_usecs == 0)
2946                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2947         else {
2948                 sky2_write32(hw, STAT_TX_TIMER_INI,
2949                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2950                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2951         }
2952         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2953
2954         if (ecmd->rx_coalesce_usecs == 0)
2955                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2956         else {
2957                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2958                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2959                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2960         }
2961         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2962
2963         if (ecmd->rx_coalesce_usecs_irq == 0)
2964                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2965         else {
2966                 sky2_write32(hw, STAT_ISR_TIMER_INI,
2967                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2968                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2969         }
2970         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2971         return 0;
2972 }
2973
2974 static void sky2_get_ringparam(struct net_device *dev,
2975                                struct ethtool_ringparam *ering)
2976 {
2977         struct sky2_port *sky2 = netdev_priv(dev);
2978
2979         ering->rx_max_pending = RX_MAX_PENDING;
2980         ering->rx_mini_max_pending = 0;
2981         ering->rx_jumbo_max_pending = 0;
2982         ering->tx_max_pending = TX_RING_SIZE - 1;
2983
2984         ering->rx_pending = sky2->rx_pending;
2985         ering->rx_mini_pending = 0;
2986         ering->rx_jumbo_pending = 0;
2987         ering->tx_pending = sky2->tx_pending;
2988 }
2989
2990 static int sky2_set_ringparam(struct net_device *dev,
2991                               struct ethtool_ringparam *ering)
2992 {
2993         struct sky2_port *sky2 = netdev_priv(dev);
2994         int err = 0;
2995
2996         if (ering->rx_pending > RX_MAX_PENDING ||
2997             ering->rx_pending < 8 ||
2998             ering->tx_pending < MAX_SKB_TX_LE ||
2999             ering->tx_pending > TX_RING_SIZE - 1)
3000                 return -EINVAL;
3001
3002         if (netif_running(dev))
3003                 sky2_down(dev);
3004
3005         sky2->rx_pending = ering->rx_pending;
3006         sky2->tx_pending = ering->tx_pending;
3007
3008         if (netif_running(dev)) {
3009                 err = sky2_up(dev);
3010                 if (err)
3011                         dev_close(dev);
3012                 else
3013                         sky2_set_multicast(dev);
3014         }
3015
3016         return err;
3017 }
3018
3019 static int sky2_get_regs_len(struct net_device *dev)
3020 {
3021         return 0x4000;
3022 }
3023
3024 /*
3025  * Returns copy of control register region
3026  * Note: access to the RAM address register set will cause timeouts.
3027  */
3028 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3029                           void *p)
3030 {
3031         const struct sky2_port *sky2 = netdev_priv(dev);
3032         const void __iomem *io = sky2->hw->regs;
3033
3034         BUG_ON(regs->len < B3_RI_WTO_R1);
3035         regs->version = 1;
3036         memset(p, 0, regs->len);
3037
3038         memcpy_fromio(p, io, B3_RAM_ADDR);
3039
3040         memcpy_fromio(p + B3_RI_WTO_R1,
3041                       io + B3_RI_WTO_R1,
3042                       regs->len - B3_RI_WTO_R1);
3043 }
3044
3045 static struct ethtool_ops sky2_ethtool_ops = {
3046         .get_settings = sky2_get_settings,
3047         .set_settings = sky2_set_settings,
3048         .get_drvinfo = sky2_get_drvinfo,
3049         .get_msglevel = sky2_get_msglevel,
3050         .set_msglevel = sky2_set_msglevel,
3051         .nway_reset   = sky2_nway_reset,
3052         .get_regs_len = sky2_get_regs_len,
3053         .get_regs = sky2_get_regs,
3054         .get_link = ethtool_op_get_link,
3055         .get_sg = ethtool_op_get_sg,
3056         .set_sg = ethtool_op_set_sg,
3057         .get_tx_csum = ethtool_op_get_tx_csum,
3058         .set_tx_csum = ethtool_op_set_tx_csum,
3059         .get_tso = ethtool_op_get_tso,
3060         .set_tso = ethtool_op_set_tso,
3061         .get_rx_csum = sky2_get_rx_csum,
3062         .set_rx_csum = sky2_set_rx_csum,
3063         .get_strings = sky2_get_strings,
3064         .get_coalesce = sky2_get_coalesce,
3065         .set_coalesce = sky2_set_coalesce,
3066         .get_ringparam = sky2_get_ringparam,
3067         .set_ringparam = sky2_set_ringparam,
3068         .get_pauseparam = sky2_get_pauseparam,
3069         .set_pauseparam = sky2_set_pauseparam,
3070         .phys_id = sky2_phys_id,
3071         .get_stats_count = sky2_get_stats_count,
3072         .get_ethtool_stats = sky2_get_ethtool_stats,
3073         .get_perm_addr  = ethtool_op_get_perm_addr,
3074 };
3075
3076 /* Initialize network device */
3077 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3078                                                      unsigned port, int highmem)
3079 {
3080         struct sky2_port *sky2;
3081         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3082
3083         if (!dev) {
3084                 printk(KERN_ERR "sky2 etherdev alloc failed");
3085                 return NULL;
3086         }
3087
3088         SET_MODULE_OWNER(dev);
3089         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3090         dev->irq = hw->pdev->irq;
3091         dev->open = sky2_up;
3092         dev->stop = sky2_down;
3093         dev->do_ioctl = sky2_ioctl;
3094         dev->hard_start_xmit = sky2_xmit_frame;
3095         dev->get_stats = sky2_get_stats;
3096         dev->set_multicast_list = sky2_set_multicast;
3097         dev->set_mac_address = sky2_set_mac_address;
3098         dev->change_mtu = sky2_change_mtu;
3099         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3100         dev->tx_timeout = sky2_tx_timeout;
3101         dev->watchdog_timeo = TX_WATCHDOG;
3102         if (port == 0)
3103                 dev->poll = sky2_poll;
3104         dev->weight = NAPI_WEIGHT;
3105 #ifdef CONFIG_NET_POLL_CONTROLLER
3106         dev->poll_controller = sky2_netpoll;
3107 #endif
3108
3109         sky2 = netdev_priv(dev);
3110         sky2->netdev = dev;
3111         sky2->hw = hw;
3112         sky2->msg_enable = netif_msg_init(debug, default_msg);
3113
3114         spin_lock_init(&sky2->tx_lock);
3115         /* Auto speed and flow control */
3116         sky2->autoneg = AUTONEG_ENABLE;
3117         sky2->tx_pause = 1;
3118         sky2->rx_pause = 1;
3119         sky2->duplex = -1;
3120         sky2->speed = -1;
3121         sky2->advertising = sky2_supported_modes(hw);
3122         sky2->rx_csum = 1;
3123
3124         spin_lock_init(&sky2->phy_lock);
3125         sky2->tx_pending = TX_DEF_PENDING;
3126         sky2->rx_pending = RX_DEF_PENDING;
3127         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
3128
3129         hw->dev[port] = dev;
3130
3131         sky2->port = port;
3132
3133         dev->features |= NETIF_F_LLTX;
3134         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
3135                 dev->features |= NETIF_F_TSO;
3136         if (highmem)
3137                 dev->features |= NETIF_F_HIGHDMA;
3138         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3139
3140 #ifdef SKY2_VLAN_TAG_USED
3141         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3142         dev->vlan_rx_register = sky2_vlan_rx_register;
3143         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3144 #endif
3145
3146         /* read the mac address */
3147         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3148         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3149
3150         /* device is off until link detection */
3151         netif_carrier_off(dev);
3152         netif_stop_queue(dev);
3153
3154         return dev;
3155 }
3156
3157 static void __devinit sky2_show_addr(struct net_device *dev)
3158 {
3159         const struct sky2_port *sky2 = netdev_priv(dev);
3160
3161         if (netif_msg_probe(sky2))
3162                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3163                        dev->name,
3164                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3165                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3166 }
3167
3168 /* Handle software interrupt used during MSI test */
3169 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id,
3170                                             struct pt_regs *regs)
3171 {
3172         struct sky2_hw *hw = dev_id;
3173         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3174
3175         if (status == 0)
3176                 return IRQ_NONE;
3177
3178         if (status & Y2_IS_IRQ_SW) {
3179                 hw->msi_detected = 1;
3180                 wake_up(&hw->msi_wait);
3181                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3182         }
3183         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3184
3185         return IRQ_HANDLED;
3186 }
3187
3188 /* Test interrupt path by forcing a a software IRQ */
3189 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3190 {
3191         struct pci_dev *pdev = hw->pdev;
3192         int err;
3193
3194         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3195
3196         err = request_irq(pdev->irq, sky2_test_intr, IRQF_SHARED, DRV_NAME, hw);
3197         if (err) {
3198                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3199                        pci_name(pdev), pdev->irq);
3200                 return err;
3201         }
3202
3203         init_waitqueue_head (&hw->msi_wait);
3204
3205         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3206         wmb();
3207
3208         wait_event_timeout(hw->msi_wait, hw->msi_detected, HZ/10);
3209
3210         if (!hw->msi_detected) {
3211                 /* MSI test failed, go back to INTx mode */
3212                 printk(KERN_WARNING PFX "%s: No interrupt was generated using MSI, "
3213                        "switching to INTx mode. Please report this failure to "
3214                        "the PCI maintainer and include system chipset information.\n",
3215                        pci_name(pdev));
3216
3217                 err = -EOPNOTSUPP;
3218                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3219         }
3220
3221         sky2_write32(hw, B0_IMSK, 0);
3222
3223         free_irq(pdev->irq, hw);
3224
3225         return err;
3226 }
3227
3228 static int __devinit sky2_probe(struct pci_dev *pdev,
3229                                 const struct pci_device_id *ent)
3230 {
3231         struct net_device *dev, *dev1 = NULL;
3232         struct sky2_hw *hw;
3233         int err, pm_cap, using_dac = 0;
3234
3235         err = pci_enable_device(pdev);
3236         if (err) {
3237                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3238                        pci_name(pdev));
3239                 goto err_out;
3240         }
3241
3242         err = pci_request_regions(pdev, DRV_NAME);
3243         if (err) {
3244                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3245                        pci_name(pdev));
3246                 goto err_out;
3247         }
3248
3249         pci_set_master(pdev);
3250
3251         /* Find power-management capability. */
3252         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3253         if (pm_cap == 0) {
3254                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3255                        "aborting.\n");
3256                 err = -EIO;
3257                 goto err_out_free_regions;
3258         }
3259
3260         if (sizeof(dma_addr_t) > sizeof(u32) &&
3261             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3262                 using_dac = 1;
3263                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3264                 if (err < 0) {
3265                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3266                                "for consistent allocations\n", pci_name(pdev));
3267                         goto err_out_free_regions;
3268                 }
3269
3270         } else {
3271                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3272                 if (err) {
3273                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3274                                pci_name(pdev));
3275                         goto err_out_free_regions;
3276                 }
3277         }
3278
3279         err = -ENOMEM;
3280         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3281         if (!hw) {
3282                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3283                        pci_name(pdev));
3284                 goto err_out_free_regions;
3285         }
3286
3287         hw->pdev = pdev;
3288
3289         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3290         if (!hw->regs) {
3291                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3292                        pci_name(pdev));
3293                 goto err_out_free_hw;
3294         }
3295         hw->pm_cap = pm_cap;
3296
3297 #ifdef __BIG_ENDIAN
3298         /* byte swap descriptors in hardware */
3299         {
3300                 u32 reg;
3301
3302                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3303                 reg |= PCI_REV_DESC;
3304                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3305         }
3306 #endif
3307
3308         /* ring for status responses */
3309         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3310                                          &hw->st_dma);
3311         if (!hw->st_le)
3312                 goto err_out_iounmap;
3313
3314         err = sky2_reset(hw);
3315         if (err)
3316                 goto err_out_iounmap;
3317
3318         printk(KERN_INFO PFX "v%s addr 0x%llx irq %d Yukon-%s (0x%x) rev %d\n",
3319                DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
3320                pdev->irq, yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3321                hw->chip_id, hw->chip_rev);
3322
3323         dev = sky2_init_netdev(hw, 0, using_dac);
3324         if (!dev)
3325                 goto err_out_free_pci;
3326
3327         err = register_netdev(dev);
3328         if (err) {
3329                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3330                        pci_name(pdev));
3331                 goto err_out_free_netdev;
3332         }
3333
3334         sky2_show_addr(dev);
3335
3336         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3337                 if (register_netdev(dev1) == 0)
3338                         sky2_show_addr(dev1);
3339                 else {
3340                         /* Failure to register second port need not be fatal */
3341                         printk(KERN_WARNING PFX
3342                                "register of second port failed\n");
3343                         hw->dev[1] = NULL;
3344                         free_netdev(dev1);
3345                 }
3346         }
3347
3348         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3349                 err = sky2_test_msi(hw);
3350                 if (err == -EOPNOTSUPP)
3351                         pci_disable_msi(pdev);
3352                 else if (err)
3353                         goto err_out_unregister;
3354         }
3355
3356         err = request_irq(pdev->irq,  sky2_intr, IRQF_SHARED, DRV_NAME, hw);
3357         if (err) {
3358                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3359                        pci_name(pdev), pdev->irq);
3360                 goto err_out_unregister;
3361         }
3362
3363         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3364
3365         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3366         sky2_idle_start(hw);
3367
3368         pci_set_drvdata(pdev, hw);
3369
3370         return 0;
3371
3372 err_out_unregister:
3373         pci_disable_msi(pdev);
3374         if (dev1) {
3375                 unregister_netdev(dev1);
3376                 free_netdev(dev1);
3377         }
3378         unregister_netdev(dev);
3379 err_out_free_netdev:
3380         free_netdev(dev);
3381 err_out_free_pci:
3382         sky2_write8(hw, B0_CTST, CS_RST_SET);
3383         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3384 err_out_iounmap:
3385         iounmap(hw->regs);
3386 err_out_free_hw:
3387         kfree(hw);
3388 err_out_free_regions:
3389         pci_release_regions(pdev);
3390         pci_disable_device(pdev);
3391 err_out:
3392         return err;
3393 }
3394
3395 static void __devexit sky2_remove(struct pci_dev *pdev)
3396 {
3397         struct sky2_hw *hw = pci_get_drvdata(pdev);
3398         struct net_device *dev0, *dev1;
3399
3400         if (!hw)
3401                 return;
3402
3403         del_timer_sync(&hw->idle_timer);
3404
3405         sky2_write32(hw, B0_IMSK, 0);
3406         synchronize_irq(hw->pdev->irq);
3407
3408         dev0 = hw->dev[0];
3409         dev1 = hw->dev[1];
3410         if (dev1)
3411                 unregister_netdev(dev1);
3412         unregister_netdev(dev0);
3413
3414         sky2_set_power_state(hw, PCI_D3hot);
3415         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3416         sky2_write8(hw, B0_CTST, CS_RST_SET);
3417         sky2_read8(hw, B0_CTST);
3418
3419         free_irq(pdev->irq, hw);
3420         pci_disable_msi(pdev);
3421         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3422         pci_release_regions(pdev);
3423         pci_disable_device(pdev);
3424
3425         if (dev1)
3426                 free_netdev(dev1);
3427         free_netdev(dev0);
3428         iounmap(hw->regs);
3429         kfree(hw);
3430
3431         pci_set_drvdata(pdev, NULL);
3432 }
3433
3434 #ifdef CONFIG_PM
3435 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3436 {
3437         struct sky2_hw *hw = pci_get_drvdata(pdev);
3438         int i;
3439         pci_power_t pstate = pci_choose_state(pdev, state);
3440
3441         if (!(pstate == PCI_D3hot || pstate == PCI_D3cold))
3442                 return -EINVAL;
3443
3444         del_timer_sync(&hw->idle_timer);
3445         netif_poll_disable(hw->dev[0]);
3446
3447         for (i = 0; i < hw->ports; i++) {
3448                 struct net_device *dev = hw->dev[i];
3449
3450                 if (netif_running(dev)) {
3451                         sky2_down(dev);
3452                         netif_device_detach(dev);
3453                 }
3454         }
3455
3456         sky2_write32(hw, B0_IMSK, 0);
3457         pci_save_state(pdev);
3458         sky2_set_power_state(hw, pstate);
3459         return 0;
3460 }
3461
3462 static int sky2_resume(struct pci_dev *pdev)
3463 {
3464         struct sky2_hw *hw = pci_get_drvdata(pdev);
3465         int i, err;
3466
3467         pci_restore_state(pdev);
3468         pci_enable_wake(pdev, PCI_D0, 0);
3469         sky2_set_power_state(hw, PCI_D0);
3470
3471         err = sky2_reset(hw);
3472         if (err)
3473                 goto out;
3474
3475         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3476
3477         for (i = 0; i < hw->ports; i++) {
3478                 struct net_device *dev = hw->dev[i];
3479                 if (netif_running(dev)) {
3480                         netif_device_attach(dev);
3481
3482                         err = sky2_up(dev);
3483                         if (err) {
3484                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3485                                        dev->name, err);
3486                                 dev_close(dev);
3487                                 goto out;
3488                         }
3489                 }
3490         }
3491
3492         netif_poll_enable(hw->dev[0]);
3493         sky2_idle_start(hw);
3494 out:
3495         return err;
3496 }
3497 #endif
3498
3499 static struct pci_driver sky2_driver = {
3500         .name = DRV_NAME,
3501         .id_table = sky2_id_table,
3502         .probe = sky2_probe,
3503         .remove = __devexit_p(sky2_remove),
3504 #ifdef CONFIG_PM
3505         .suspend = sky2_suspend,
3506         .resume = sky2_resume,
3507 #endif
3508 };
3509
3510 static int __init sky2_init_module(void)
3511 {
3512         return pci_register_driver(&sky2_driver);
3513 }
3514
3515 static void __exit sky2_cleanup_module(void)
3516 {
3517         pci_unregister_driver(&sky2_driver);
3518 }
3519
3520 module_init(sky2_init_module);
3521 module_exit(sky2_cleanup_module);
3522
3523 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3524 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3525 MODULE_LICENSE("GPL");
3526 MODULE_VERSION(DRV_VERSION);