err.no Git - linux-2.6/blob - drivers/ide/pci/scc_pata.c

   1 /*
   2  * Support for IDE interfaces on Celleb platform
   3  *
   4  * (C) Copyright 2006 TOSHIBA CORPORATION
   5  *
   6  * This code is based on drivers/ide/pci/siimage.c:
   7  * Copyright (C) 2001-2002      Andre Hedrick <andre@linux-ide.org>
   8  * Copyright (C) 2003           Red Hat <alan@redhat.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License along
  21  * with this program; if not, write to the Free Software Foundation, Inc.,
  22  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
  23  */
  24
  25 #include <linux/types.h>
  26 #include <linux/module.h>
  27 #include <linux/pci.h>
  28 #include <linux/delay.h>
  29 #include <linux/hdreg.h>
  30 #include <linux/ide.h>
  31 #include <linux/init.h>
  32
  33 #define PCI_DEVICE_ID_TOSHIBA_SCC_ATA            0x01b4
  34
  35 #define SCC_PATA_NAME           "scc IDE"
  36
  37 #define TDVHSEL_MASTER          0x00000001
  38 #define TDVHSEL_SLAVE           0x00000004
  39
  40 #define MODE_JCUSFEN            0x00000080
  41
  42 #define CCKCTRL_ATARESET        0x00040000
  43 #define CCKCTRL_BUFCNT          0x00020000
  44 #define CCKCTRL_CRST            0x00010000
  45 #define CCKCTRL_OCLKEN          0x00000100
  46 #define CCKCTRL_ATACLKOEN       0x00000002
  47 #define CCKCTRL_LCLKEN          0x00000001
  48
  49 #define QCHCD_IOS_SS            0x00000001
  50
  51 #define QCHSD_STPDIAG           0x00020000
  52
  53 #define INTMASK_MSK             0xD1000012
  54 #define INTSTS_SERROR           0x80000000
  55 #define INTSTS_PRERR            0x40000000
  56 #define INTSTS_RERR             0x10000000
  57 #define INTSTS_ICERR            0x01000000
  58 #define INTSTS_BMSINT           0x00000010
  59 #define INTSTS_BMHE             0x00000008
  60 #define INTSTS_IOIRQS           0x00000004
  61 #define INTSTS_INTRQ            0x00000002
  62 #define INTSTS_ACTEINT          0x00000001
  63
  64 #define ECMODE_VALUE 0x01
  65
  66 static struct scc_ports {
  67         unsigned long ctl, dma;
  68         ide_hwif_t *hwif;  /* for removing port from system */
  69 } scc_ports[MAX_HWIFS];
  70
  71 /* PIO transfer mode  table */
  72 /* JCHST */
  73 static unsigned long JCHSTtbl[2][7] = {
  74         {0x0E, 0x05, 0x02, 0x03, 0x02, 0x00, 0x00},   /* 100MHz */
  75         {0x13, 0x07, 0x04, 0x04, 0x03, 0x00, 0x00}    /* 133MHz */
  76 };
  77
  78 /* JCHHT */
  79 static unsigned long JCHHTtbl[2][7] = {
  80         {0x0E, 0x02, 0x02, 0x02, 0x02, 0x00, 0x00},   /* 100MHz */
  81         {0x13, 0x03, 0x03, 0x03, 0x03, 0x00, 0x00}    /* 133MHz */
  82 };
  83
  84 /* JCHCT */
  85 static unsigned long JCHCTtbl[2][7] = {
  86         {0x1D, 0x1D, 0x1C, 0x0B, 0x06, 0x00, 0x00},   /* 100MHz */
  87         {0x27, 0x26, 0x26, 0x0E, 0x09, 0x00, 0x00}    /* 133MHz */
  88 };
  89
  90
  91 /* DMA transfer mode  table */
  92 /* JCHDCTM/JCHDCTS */
  93 static unsigned long JCHDCTxtbl[2][7] = {
  94         {0x0A, 0x06, 0x04, 0x03, 0x01, 0x00, 0x00},   /* 100MHz */
  95         {0x0E, 0x09, 0x06, 0x04, 0x02, 0x01, 0x00}    /* 133MHz */
  96 };
  97
  98 /* JCSTWTM/JCSTWTS  */
  99 static unsigned long JCSTWTxtbl[2][7] = {
 100         {0x06, 0x04, 0x03, 0x02, 0x02, 0x02, 0x00},   /* 100MHz */
 101         {0x09, 0x06, 0x04, 0x02, 0x02, 0x02, 0x02}    /* 133MHz */
 102 };
 103
 104 /* JCTSS */
 105 static unsigned long JCTSStbl[2][7] = {
 106         {0x05, 0x05, 0x05, 0x05, 0x05, 0x05, 0x00},   /* 100MHz */
 107         {0x05, 0x05, 0x05, 0x05, 0x05, 0x05, 0x05}    /* 133MHz */
 108 };
 109
 110 /* JCENVT */
 111 static unsigned long JCENVTtbl[2][7] = {
 112         {0x01, 0x01, 0x01, 0x01, 0x01, 0x01, 0x00},   /* 100MHz */
 113         {0x02, 0x02, 0x02, 0x02, 0x02, 0x02, 0x02}    /* 133MHz */
 114 };
 115
 116 /* JCACTSELS/JCACTSELM */
 117 static unsigned long JCACTSELtbl[2][7] = {
 118         {0x00, 0x00, 0x00, 0x00, 0x01, 0x01, 0x00},   /* 100MHz */
 119         {0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x01}    /* 133MHz */
 120 };
 121
 122
 123 static u8 scc_ide_inb(unsigned long port)
 124 {
 125         u32 data = in_be32((void*)port);
 126         return (u8)data;
 127 }
 128
 129 static void scc_exec_command(ide_hwif_t *hwif, u8 cmd)
 130 {
 131         out_be32((void *)hwif->io_ports.command_addr, cmd);
 132         eieio();
 133         in_be32((void *)(hwif->dma_base + 0x01c));
 134         eieio();
 135 }
 136
 137 static u8 scc_read_status(ide_hwif_t *hwif)
 138 {
 139         return (u8)in_be32((void *)hwif->io_ports.status_addr);
 140 }
 141
 142 static u8 scc_read_sff_dma_status(ide_hwif_t *hwif)
 143 {
 144         return (u8)in_be32((void *)(hwif->dma_base + 4));
 145 }
 146
 147 static void scc_ide_insw(unsigned long port, void *addr, u32 count)
 148 {
 149         u16 *ptr = (u16 *)addr;
 150         while (count--) {
 151                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 152         }
 153 }
 154
 155 static void scc_ide_insl(unsigned long port, void *addr, u32 count)
 156 {
 157         u16 *ptr = (u16 *)addr;
 158         while (count--) {
 159                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 160                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 161         }
 162 }
 163
 164 static void scc_ide_outb(u8 addr, unsigned long port)
 165 {
 166         out_be32((void*)port, addr);
 167 }
 168
 169 static void scc_ide_outbsync(ide_hwif_t *hwif, u8 addr, unsigned long port)
 170 {
 171         out_be32((void*)port, addr);
 172         eieio();
 173         in_be32((void*)(hwif->dma_base + 0x01c));
 174         eieio();
 175 }
 176
 177 static void
 178 scc_ide_outsw(unsigned long port, void *addr, u32 count)
 179 {
 180         u16 *ptr = (u16 *)addr;
 181         while (count--) {
 182                 out_be32((void*)port, cpu_to_le16(*ptr++));
 183         }
 184 }
 185
 186 static void
 187 scc_ide_outsl(unsigned long port, void *addr, u32 count)
 188 {
 189         u16 *ptr = (u16 *)addr;
 190         while (count--) {
 191                 out_be32((void*)port, cpu_to_le16(*ptr++));
 192                 out_be32((void*)port, cpu_to_le16(*ptr++));
 193         }
 194 }
 195
 196 /**
 197  *      scc_set_pio_mode        -       set host controller for PIO mode
 198  *      @drive: drive
 199  *      @pio: PIO mode number
 200  *
 201  *      Load the timing settings for this device mode into the
 202  *      controller.
 203  */
 204
 205 static void scc_set_pio_mode(ide_drive_t *drive, const u8 pio)
 206 {
 207         ide_hwif_t *hwif = HWIF(drive);
 208         struct scc_ports *ports = ide_get_hwifdata(hwif);
 209         unsigned long ctl_base = ports->ctl;
 210         unsigned long cckctrl_port = ctl_base + 0xff0;
 211         unsigned long piosht_port = ctl_base + 0x000;
 212         unsigned long pioct_port = ctl_base + 0x004;
 213         unsigned long reg;
 214         int offset;
 215
 216         reg = in_be32((void __iomem *)cckctrl_port);
 217         if (reg & CCKCTRL_ATACLKOEN) {
 218                 offset = 1; /* 133MHz */
 219         } else {
 220                 offset = 0; /* 100MHz */
 221         }
 222         reg = JCHSTtbl[offset][pio] << 16 | JCHHTtbl[offset][pio];
 223         out_be32((void __iomem *)piosht_port, reg);
 224         reg = JCHCTtbl[offset][pio];
 225         out_be32((void __iomem *)pioct_port, reg);
 226 }
 227
 228 /**
 229  *      scc_set_dma_mode        -       set host controller for DMA mode
 230  *      @drive: drive
 231  *      @speed: DMA mode
 232  *
 233  *      Load the timing settings for this device mode into the
 234  *      controller.
 235  */
 236
 237 static void scc_set_dma_mode(ide_drive_t *drive, const u8 speed)
 238 {
 239         ide_hwif_t *hwif = HWIF(drive);
 240         struct scc_ports *ports = ide_get_hwifdata(hwif);
 241         unsigned long ctl_base = ports->ctl;
 242         unsigned long cckctrl_port = ctl_base + 0xff0;
 243         unsigned long mdmact_port = ctl_base + 0x008;
 244         unsigned long mcrcst_port = ctl_base + 0x00c;
 245         unsigned long sdmact_port = ctl_base + 0x010;
 246         unsigned long scrcst_port = ctl_base + 0x014;
 247         unsigned long udenvt_port = ctl_base + 0x018;
 248         unsigned long tdvhsel_port   = ctl_base + 0x020;
 249         int is_slave = (&hwif->drives[1] == drive);
 250         int offset, idx;
 251         unsigned long reg;
 252         unsigned long jcactsel;
 253
 254         reg = in_be32((void __iomem *)cckctrl_port);
 255         if (reg & CCKCTRL_ATACLKOEN) {
 256                 offset = 1; /* 133MHz */
 257         } else {
 258                 offset = 0; /* 100MHz */
 259         }
 260
 261         idx = speed - XFER_UDMA_0;
 262
 263         jcactsel = JCACTSELtbl[offset][idx];
 264         if (is_slave) {
 265                 out_be32((void __iomem *)sdmact_port, JCHDCTxtbl[offset][idx]);
 266                 out_be32((void __iomem *)scrcst_port, JCSTWTxtbl[offset][idx]);
 267                 jcactsel = jcactsel << 2;
 268                 out_be32((void __iomem *)tdvhsel_port, (in_be32((void __iomem *)tdvhsel_port) & ~TDVHSEL_SLAVE) | jcactsel);
 269         } else {
 270                 out_be32((void __iomem *)mdmact_port, JCHDCTxtbl[offset][idx]);
 271                 out_be32((void __iomem *)mcrcst_port, JCSTWTxtbl[offset][idx]);
 272                 out_be32((void __iomem *)tdvhsel_port, (in_be32((void __iomem *)tdvhsel_port) & ~TDVHSEL_MASTER) | jcactsel);
 273         }
 274         reg = JCTSStbl[offset][idx] << 16 | JCENVTtbl[offset][idx];
 275         out_be32((void __iomem *)udenvt_port, reg);
 276 }
 277
 278 static void scc_dma_host_set(ide_drive_t *drive, int on)
 279 {
 280         ide_hwif_t *hwif = drive->hwif;
 281         u8 unit = (drive->select.b.unit & 0x01);
 282         u8 dma_stat = scc_ide_inb(hwif->dma_base + 4);
 283
 284         if (on)
 285                 dma_stat |= (1 << (5 + unit));
 286         else
 287                 dma_stat &= ~(1 << (5 + unit));
 288
 289         scc_ide_outb(dma_stat, hwif->dma_base + 4);
 290 }
 291
 292 /**
 293  *      scc_ide_dma_setup       -       begin a DMA phase
 294  *      @drive: target device
 295  *
 296  *      Build an IDE DMA PRD (IDE speak for scatter gather table)
 297  *      and then set up the DMA transfer registers.
 298  *
 299  *      Returns 0 on success. If a PIO fallback is required then 1
 300  *      is returned.
 301  */
 302
 303 static int scc_dma_setup(ide_drive_t *drive)
 304 {
 305         ide_hwif_t *hwif = drive->hwif;
 306         struct request *rq = HWGROUP(drive)->rq;
 307         unsigned int reading;
 308         u8 dma_stat;
 309
 310         if (rq_data_dir(rq))
 311                 reading = 0;
 312         else
 313                 reading = 1 << 3;
 314
 315         /* fall back to pio! */
 316         if (!ide_build_dmatable(drive, rq)) {
 317                 ide_map_sg(drive, rq);
 318                 return 1;
 319         }
 320
 321         /* PRD table */
 322         out_be32((void __iomem *)(hwif->dma_base + 8), hwif->dmatable_dma);
 323
 324         /* specify r/w */
 325         out_be32((void __iomem *)hwif->dma_base, reading);
 326
 327         /* read DMA status for INTR & ERROR flags */
 328         dma_stat = in_be32((void __iomem *)(hwif->dma_base + 4));
 329
 330         /* clear INTR & ERROR flags */
 331         out_be32((void __iomem *)(hwif->dma_base + 4), dma_stat | 6);
 332         drive->waiting_for_dma = 1;
 333         return 0;
 334 }
 335
 336 static void scc_dma_start(ide_drive_t *drive)
 337 {
 338         ide_hwif_t *hwif = drive->hwif;
 339         u8 dma_cmd = scc_ide_inb(hwif->dma_base);
 340
 341         /* start DMA */
 342         scc_ide_outb(dma_cmd | 1, hwif->dma_base);
 343         hwif->dma = 1;
 344         wmb();
 345 }
 346
 347 static int __scc_dma_end(ide_drive_t *drive)
 348 {
 349         ide_hwif_t *hwif = drive->hwif;
 350         u8 dma_stat, dma_cmd;
 351
 352         drive->waiting_for_dma = 0;
 353         /* get DMA command mode */
 354         dma_cmd = scc_ide_inb(hwif->dma_base);
 355         /* stop DMA */
 356         scc_ide_outb(dma_cmd & ~1, hwif->dma_base);
 357         /* get DMA status */
 358         dma_stat = scc_ide_inb(hwif->dma_base + 4);
 359         /* clear the INTR & ERROR bits */
 360         scc_ide_outb(dma_stat | 6, hwif->dma_base + 4);
 361         /* purge DMA mappings */
 362         ide_destroy_dmatable(drive);
 363         /* verify good DMA status */
 364         hwif->dma = 0;
 365         wmb();
 366         return (dma_stat & 7) != 4 ? (0x10 | dma_stat) : 0;
 367 }
 368
 369 /**
 370  *      scc_dma_end     -       Stop DMA
 371  *      @drive: IDE drive
 372  *
 373  *      Check and clear INT Status register.
 374  *      Then call __scc_dma_end().
 375  */
 376
 377 static int scc_dma_end(ide_drive_t *drive)
 378 {
 379         ide_hwif_t *hwif = HWIF(drive);
 380         void __iomem *dma_base = (void __iomem *)hwif->dma_base;
 381         unsigned long intsts_port = hwif->dma_base + 0x014;
 382         u32 reg;
 383         int dma_stat, data_loss = 0;
 384         static int retry = 0;
 385
 386         /* errata A308 workaround: Step5 (check data loss) */
 387         /* We don't check non ide_disk because it is limited to UDMA4 */
 388         if (!(in_be32((void __iomem *)hwif->io_ports.ctl_addr)
 389               & ERR_STAT) &&
 390             drive->media == ide_disk && drive->current_speed > XFER_UDMA_4) {
 391                 reg = in_be32((void __iomem *)intsts_port);
 392                 if (!(reg & INTSTS_ACTEINT)) {
 393                         printk(KERN_WARNING "%s: operation failed (transfer data loss)\n",
 394                                drive->name);
 395                         data_loss = 1;
 396                         if (retry++) {
 397                                 struct request *rq = HWGROUP(drive)->rq;
 398                                 int unit;
 399                                 /* ERROR_RESET and drive->crc_count are needed
 400                                  * to reduce DMA transfer mode in retry process.
 401                                  */
 402                                 if (rq)
 403                                         rq->errors |= ERROR_RESET;
 404                                 for (unit = 0; unit < MAX_DRIVES; unit++) {
 405                                         ide_drive_t *drive = &hwif->drives[unit];
 406                                         drive->crc_count++;
 407                                 }
 408                         }
 409                 }
 410         }
 411
 412         while (1) {
 413                 reg = in_be32((void __iomem *)intsts_port);
 414
 415                 if (reg & INTSTS_SERROR) {
 416                         printk(KERN_WARNING "%s: SERROR\n", SCC_PATA_NAME);
 417                         out_be32((void __iomem *)intsts_port, INTSTS_SERROR|INTSTS_BMSINT);
 418
 419                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 420                         continue;
 421                 }
 422
 423                 if (reg & INTSTS_PRERR) {
 424                         u32 maea0, maec0;
 425                         unsigned long ctl_base = hwif->config_data;
 426
 427                         maea0 = in_be32((void __iomem *)(ctl_base + 0xF50));
 428                         maec0 = in_be32((void __iomem *)(ctl_base + 0xF54));
 429
 430                         printk(KERN_WARNING "%s: PRERR [addr:%x cmd:%x]\n", SCC_PATA_NAME, maea0, maec0);
 431
 432                         out_be32((void __iomem *)intsts_port, INTSTS_PRERR|INTSTS_BMSINT);
 433
 434                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 435                         continue;
 436                 }
 437
 438                 if (reg & INTSTS_RERR) {
 439                         printk(KERN_WARNING "%s: Response Error\n", SCC_PATA_NAME);
 440                         out_be32((void __iomem *)intsts_port, INTSTS_RERR|INTSTS_BMSINT);
 441
 442                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 443                         continue;
 444                 }
 445
 446                 if (reg & INTSTS_ICERR) {
 447                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 448
 449                         printk(KERN_WARNING "%s: Illegal Configuration\n", SCC_PATA_NAME);
 450                         out_be32((void __iomem *)intsts_port, INTSTS_ICERR|INTSTS_BMSINT);
 451                         continue;
 452                 }
 453
 454                 if (reg & INTSTS_BMSINT) {
 455                         printk(KERN_WARNING "%s: Internal Bus Error\n", SCC_PATA_NAME);
 456                         out_be32((void __iomem *)intsts_port, INTSTS_BMSINT);
 457
 458                         ide_do_reset(drive);
 459                         continue;
 460                 }
 461
 462                 if (reg & INTSTS_BMHE) {
 463                         out_be32((void __iomem *)intsts_port, INTSTS_BMHE);
 464                         continue;
 465                 }
 466
 467                 if (reg & INTSTS_ACTEINT) {
 468                         out_be32((void __iomem *)intsts_port, INTSTS_ACTEINT);
 469                         continue;
 470                 }
 471
 472                 if (reg & INTSTS_IOIRQS) {
 473                         out_be32((void __iomem *)intsts_port, INTSTS_IOIRQS);
 474                         continue;
 475                 }
 476                 break;
 477         }
 478
 479         dma_stat = __scc_dma_end(drive);
 480         if (data_loss)
 481                 dma_stat |= 2; /* emulate DMA error (to retry command) */
 482         return dma_stat;
 483 }
 484
 485 /* returns 1 if dma irq issued, 0 otherwise */
 486 static int scc_dma_test_irq(ide_drive_t *drive)
 487 {
 488         ide_hwif_t *hwif = HWIF(drive);
 489         u32 int_stat = in_be32((void __iomem *)hwif->dma_base + 0x014);
 490
 491         /* SCC errata A252,A308 workaround: Step4 */
 492         if ((in_be32((void __iomem *)hwif->io_ports.ctl_addr)
 493              & ERR_STAT) &&
 494             (int_stat & INTSTS_INTRQ))
 495                 return 1;
 496
 497         /* SCC errata A308 workaround: Step5 (polling IOIRQS) */
 498         if (int_stat & INTSTS_IOIRQS)
 499                 return 1;
 500
 501         if (!drive->waiting_for_dma)
 502                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 503                         drive->name, __func__);
 504         return 0;
 505 }
 506
 507 static u8 scc_udma_filter(ide_drive_t *drive)
 508 {
 509         ide_hwif_t *hwif = drive->hwif;
 510         u8 mask = hwif->ultra_mask;
 511
 512         /* errata A308 workaround: limit non ide_disk drive to UDMA4 */
 513         if ((drive->media != ide_disk) && (mask & 0xE0)) {
 514                 printk(KERN_INFO "%s: limit %s to UDMA4\n",
 515                        SCC_PATA_NAME, drive->name);
 516                 mask = ATA_UDMA4;
 517         }
 518
 519         return mask;
 520 }
 521
 522 /**
 523  *      setup_mmio_scc  -       map CTRL/BMID region
 524  *      @dev: PCI device we are configuring
 525  *      @name: device name
 526  *
 527  */
 528
 529 static int setup_mmio_scc (struct pci_dev *dev, const char *name)
 530 {
 531         unsigned long ctl_base = pci_resource_start(dev, 0);
 532         unsigned long dma_base = pci_resource_start(dev, 1);
 533         unsigned long ctl_size = pci_resource_len(dev, 0);
 534         unsigned long dma_size = pci_resource_len(dev, 1);
 535         void __iomem *ctl_addr;
 536         void __iomem *dma_addr;
 537         int i, ret;
 538
 539         for (i = 0; i < MAX_HWIFS; i++) {
 540                 if (scc_ports[i].ctl == 0)
 541                         break;
 542         }
 543         if (i >= MAX_HWIFS)
 544                 return -ENOMEM;
 545
 546         ret = pci_request_selected_regions(dev, (1 << 2) - 1, name);
 547         if (ret < 0) {
 548                 printk(KERN_ERR "%s: can't reserve resources\n", name);
 549                 return ret;
 550         }
 551
 552         if ((ctl_addr = ioremap(ctl_base, ctl_size)) == NULL)
 553                 goto fail_0;
 554
 555         if ((dma_addr = ioremap(dma_base, dma_size)) == NULL)
 556                 goto fail_1;
 557
 558         pci_set_master(dev);
 559         scc_ports[i].ctl = (unsigned long)ctl_addr;
 560         scc_ports[i].dma = (unsigned long)dma_addr;
 561         pci_set_drvdata(dev, (void *) &scc_ports[i]);
 562
 563         return 1;
 564
 565  fail_1:
 566         iounmap(ctl_addr);
 567  fail_0:
 568         return -ENOMEM;
 569 }
 570
 571 static int scc_ide_setup_pci_device(struct pci_dev *dev,
 572                                     const struct ide_port_info *d)
 573 {
 574         struct scc_ports *ports = pci_get_drvdata(dev);
 575         ide_hwif_t *hwif = NULL;
 576         hw_regs_t hw, *hws[] = { &hw, NULL, NULL, NULL };
 577         u8 idx[4] = { 0xff, 0xff, 0xff, 0xff };
 578         int i;
 579
 580         hwif = ide_find_port_slot(d);
 581         if (hwif == NULL)
 582                 return -ENOMEM;
 583
 584         memset(&hw, 0, sizeof(hw));
 585         for (i = 0; i <= 8; i++)
 586                 hw.io_ports_array[i] = ports->dma + 0x20 + i * 4;
 587         hw.irq = dev->irq;
 588         hw.dev = &dev->dev;
 589         hw.chipset = ide_pci;
 590
 591         idx[0] = hwif->index;
 592
 593         ide_device_add(idx, d, hws);
 594
 595         return 0;
 596 }
 597
 598 /**
 599  *      init_setup_scc  -       set up an SCC PATA Controller
 600  *      @dev: PCI device
 601  *      @d: IDE port info
 602  *
 603  *      Perform the initial set up for this device.
 604  */
 605
 606 static int __devinit init_setup_scc(struct pci_dev *dev,
 607                                     const struct ide_port_info *d)
 608 {
 609         unsigned long ctl_base;
 610         unsigned long dma_base;
 611         unsigned long cckctrl_port;
 612         unsigned long intmask_port;
 613         unsigned long mode_port;
 614         unsigned long ecmode_port;
 615         unsigned long dma_status_port;
 616         u32 reg = 0;
 617         struct scc_ports *ports;
 618         int rc;
 619
 620         rc = pci_enable_device(dev);
 621         if (rc)
 622                 goto end;
 623
 624         rc = setup_mmio_scc(dev, d->name);
 625         if (rc < 0)
 626                 goto end;
 627
 628         ports = pci_get_drvdata(dev);
 629         ctl_base = ports->ctl;
 630         dma_base = ports->dma;
 631         cckctrl_port = ctl_base + 0xff0;
 632         intmask_port = dma_base + 0x010;
 633         mode_port = ctl_base + 0x024;
 634         ecmode_port = ctl_base + 0xf00;
 635         dma_status_port = dma_base + 0x004;
 636
 637         /* controller initialization */
 638         reg = 0;
 639         out_be32((void*)cckctrl_port, reg);
 640         reg |= CCKCTRL_ATACLKOEN;
 641         out_be32((void*)cckctrl_port, reg);
 642         reg |= CCKCTRL_LCLKEN | CCKCTRL_OCLKEN;
 643         out_be32((void*)cckctrl_port, reg);
 644         reg |= CCKCTRL_CRST;
 645         out_be32((void*)cckctrl_port, reg);
 646
 647         for (;;) {
 648                 reg = in_be32((void*)cckctrl_port);
 649                 if (reg & CCKCTRL_CRST)
 650                         break;
 651                 udelay(5000);
 652         }
 653
 654         reg |= CCKCTRL_ATARESET;
 655         out_be32((void*)cckctrl_port, reg);
 656
 657         out_be32((void*)ecmode_port, ECMODE_VALUE);
 658         out_be32((void*)mode_port, MODE_JCUSFEN);
 659         out_be32((void*)intmask_port, INTMASK_MSK);
 660
 661         rc = scc_ide_setup_pci_device(dev, d);
 662
 663  end:
 664         return rc;
 665 }
 666
 667 static void scc_tf_load(ide_drive_t *drive, ide_task_t *task)
 668 {
 669         struct ide_io_ports *io_ports = &drive->hwif->io_ports;
 670         struct ide_taskfile *tf = &task->tf;
 671         u8 HIHI = (task->tf_flags & IDE_TFLAG_LBA48) ? 0xE0 : 0xEF;
 672
 673         if (task->tf_flags & IDE_TFLAG_FLAGGED)
 674                 HIHI = 0xFF;
 675
 676         if (task->tf_flags & IDE_TFLAG_OUT_DATA)
 677                 out_be32((void *)io_ports->data_addr,
 678                          (tf->hob_data << 8) | tf->data);
 679
 680         if (task->tf_flags & IDE_TFLAG_OUT_HOB_FEATURE)
 681                 scc_ide_outb(tf->hob_feature, io_ports->feature_addr);
 682         if (task->tf_flags & IDE_TFLAG_OUT_HOB_NSECT)
 683                 scc_ide_outb(tf->hob_nsect, io_ports->nsect_addr);
 684         if (task->tf_flags & IDE_TFLAG_OUT_HOB_LBAL)
 685                 scc_ide_outb(tf->hob_lbal, io_ports->lbal_addr);
 686         if (task->tf_flags & IDE_TFLAG_OUT_HOB_LBAM)
 687                 scc_ide_outb(tf->hob_lbam, io_ports->lbam_addr);
 688         if (task->tf_flags & IDE_TFLAG_OUT_HOB_LBAH)
 689                 scc_ide_outb(tf->hob_lbah, io_ports->lbah_addr);
 690
 691         if (task->tf_flags & IDE_TFLAG_OUT_FEATURE)
 692                 scc_ide_outb(tf->feature, io_ports->feature_addr);
 693         if (task->tf_flags & IDE_TFLAG_OUT_NSECT)
 694                 scc_ide_outb(tf->nsect, io_ports->nsect_addr);
 695         if (task->tf_flags & IDE_TFLAG_OUT_LBAL)
 696                 scc_ide_outb(tf->lbal, io_ports->lbal_addr);
 697         if (task->tf_flags & IDE_TFLAG_OUT_LBAM)
 698                 scc_ide_outb(tf->lbam, io_ports->lbam_addr);
 699         if (task->tf_flags & IDE_TFLAG_OUT_LBAH)
 700                 scc_ide_outb(tf->lbah, io_ports->lbah_addr);
 701
 702         if (task->tf_flags & IDE_TFLAG_OUT_DEVICE)
 703                 scc_ide_outb((tf->device & HIHI) | drive->select.all,
 704                              io_ports->device_addr);
 705 }
 706
 707 static void scc_tf_read(ide_drive_t *drive, ide_task_t *task)
 708 {
 709         struct ide_io_ports *io_ports = &drive->hwif->io_ports;
 710         struct ide_taskfile *tf = &task->tf;
 711
 712         if (task->tf_flags & IDE_TFLAG_IN_DATA) {
 713                 u16 data = (u16)in_be32((void *)io_ports->data_addr);
 714
 715                 tf->data = data & 0xff;
 716                 tf->hob_data = (data >> 8) & 0xff;
 717         }
 718
 719         /* be sure we're looking at the low order bits */
 720         scc_ide_outb(ATA_DEVCTL_OBS & ~0x80, io_ports->ctl_addr);
 721
 722         if (task->tf_flags & IDE_TFLAG_IN_NSECT)
 723                 tf->nsect  = scc_ide_inb(io_ports->nsect_addr);
 724         if (task->tf_flags & IDE_TFLAG_IN_LBAL)
 725                 tf->lbal   = scc_ide_inb(io_ports->lbal_addr);
 726         if (task->tf_flags & IDE_TFLAG_IN_LBAM)
 727                 tf->lbam   = scc_ide_inb(io_ports->lbam_addr);
 728         if (task->tf_flags & IDE_TFLAG_IN_LBAH)
 729                 tf->lbah   = scc_ide_inb(io_ports->lbah_addr);
 730         if (task->tf_flags & IDE_TFLAG_IN_DEVICE)
 731                 tf->device = scc_ide_inb(io_ports->device_addr);
 732
 733         if (task->tf_flags & IDE_TFLAG_LBA48) {
 734                 scc_ide_outb(ATA_DEVCTL_OBS | 0x80, io_ports->ctl_addr);
 735
 736                 if (task->tf_flags & IDE_TFLAG_IN_HOB_FEATURE)
 737                         tf->hob_feature = scc_ide_inb(io_ports->feature_addr);
 738                 if (task->tf_flags & IDE_TFLAG_IN_HOB_NSECT)
 739                         tf->hob_nsect   = scc_ide_inb(io_ports->nsect_addr);
 740                 if (task->tf_flags & IDE_TFLAG_IN_HOB_LBAL)
 741                         tf->hob_lbal    = scc_ide_inb(io_ports->lbal_addr);
 742                 if (task->tf_flags & IDE_TFLAG_IN_HOB_LBAM)
 743                         tf->hob_lbam    = scc_ide_inb(io_ports->lbam_addr);
 744                 if (task->tf_flags & IDE_TFLAG_IN_HOB_LBAH)
 745                         tf->hob_lbah    = scc_ide_inb(io_ports->lbah_addr);
 746         }
 747 }
 748
 749 static void scc_input_data(ide_drive_t *drive, struct request *rq,
 750                            void *buf, unsigned int len)
 751 {
 752         unsigned long data_addr = drive->hwif->io_ports.data_addr;
 753
 754         len++;
 755
 756         if (drive->io_32bit) {
 757                 scc_ide_insl(data_addr, buf, len / 4);
 758
 759                 if ((len & 3) >= 2)
 760                         scc_ide_insw(data_addr, (u8 *)buf + (len & ~3), 1);
 761         } else
 762                 scc_ide_insw(data_addr, buf, len / 2);
 763 }
 764
 765 static void scc_output_data(ide_drive_t *drive,  struct request *rq,
 766                             void *buf, unsigned int len)
 767 {
 768         unsigned long data_addr = drive->hwif->io_ports.data_addr;
 769
 770         len++;
 771
 772         if (drive->io_32bit) {
 773                 scc_ide_outsl(data_addr, buf, len / 4);
 774
 775                 if ((len & 3) >= 2)
 776                         scc_ide_outsw(data_addr, (u8 *)buf + (len & ~3), 1);
 777         } else
 778                 scc_ide_outsw(data_addr, buf, len / 2);
 779 }
 780
 781 /**
 782  *      init_mmio_iops_scc      -       set up the iops for MMIO
 783  *      @hwif: interface to set up
 784  *
 785  */
 786
 787 static void __devinit init_mmio_iops_scc(ide_hwif_t *hwif)
 788 {
 789         struct pci_dev *dev = to_pci_dev(hwif->dev);
 790         struct scc_ports *ports = pci_get_drvdata(dev);
 791         unsigned long dma_base = ports->dma;
 792
 793         ide_set_hwifdata(hwif, ports);
 794
 795         hwif->exec_command        = scc_exec_command;
 796         hwif->read_status         = scc_read_status;
 797         hwif->read_sff_dma_status = scc_read_sff_dma_status;
 798
 799         hwif->tf_load = scc_tf_load;
 800         hwif->tf_read = scc_tf_read;
 801
 802         hwif->input_data  = scc_input_data;
 803         hwif->output_data = scc_output_data;
 804
 805         hwif->INB = scc_ide_inb;
 806         hwif->OUTB = scc_ide_outb;
 807         hwif->OUTBSYNC = scc_ide_outbsync;
 808
 809         hwif->dma_base = dma_base;
 810         hwif->config_data = ports->ctl;
 811 }
 812
 813 /**
 814  *      init_iops_scc   -       set up iops
 815  *      @hwif: interface to set up
 816  *
 817  *      Do the basic setup for the SCC hardware interface
 818  *      and then do the MMIO setup.
 819  */
 820
 821 static void __devinit init_iops_scc(ide_hwif_t *hwif)
 822 {
 823         struct pci_dev *dev = to_pci_dev(hwif->dev);
 824
 825         hwif->hwif_data = NULL;
 826         if (pci_get_drvdata(dev) == NULL)
 827                 return;
 828         init_mmio_iops_scc(hwif);
 829 }
 830
 831 static u8 __devinit scc_cable_detect(ide_hwif_t *hwif)
 832 {
 833         return ATA_CBL_PATA80;
 834 }
 835
 836 /**
 837  *      init_hwif_scc   -       set up hwif
 838  *      @hwif: interface to set up
 839  *
 840  *      We do the basic set up of the interface structure. The SCC
 841  *      requires several custom handlers so we override the default
 842  *      ide DMA handlers appropriately.
 843  */
 844
 845 static void __devinit init_hwif_scc(ide_hwif_t *hwif)
 846 {
 847         struct scc_ports *ports = ide_get_hwifdata(hwif);
 848
 849         ports->hwif = hwif;
 850
 851         /* PTERADD */
 852         out_be32((void __iomem *)(hwif->dma_base + 0x018), hwif->dmatable_dma);
 853
 854         if (in_be32((void __iomem *)(hwif->config_data + 0xff0)) & CCKCTRL_ATACLKOEN)
 855                 hwif->ultra_mask = ATA_UDMA6; /* 133MHz */
 856         else
 857                 hwif->ultra_mask = ATA_UDMA5; /* 100MHz */
 858 }
 859
 860 static const struct ide_port_ops scc_port_ops = {
 861         .set_pio_mode           = scc_set_pio_mode,
 862         .set_dma_mode           = scc_set_dma_mode,
 863         .udma_filter            = scc_udma_filter,
 864         .cable_detect           = scc_cable_detect,
 865 };
 866
 867 static const struct ide_dma_ops scc_dma_ops = {
 868         .dma_host_set           = scc_dma_host_set,
 869         .dma_setup              = scc_dma_setup,
 870         .dma_exec_cmd           = ide_dma_exec_cmd,
 871         .dma_start              = scc_dma_start,
 872         .dma_end                = scc_dma_end,
 873         .dma_test_irq           = scc_dma_test_irq,
 874         .dma_lost_irq           = ide_dma_lost_irq,
 875         .dma_timeout            = ide_dma_timeout,
 876 };
 877
 878 #define DECLARE_SCC_DEV(name_str)                       \
 879   {                                                     \
 880       .name             = name_str,                     \
 881       .init_iops        = init_iops_scc,                \
 882       .init_hwif        = init_hwif_scc,                \
 883       .port_ops         = &scc_port_ops,                \
 884       .dma_ops          = &scc_dma_ops,                 \
 885       .host_flags       = IDE_HFLAG_SINGLE,             \
 886       .pio_mask         = ATA_PIO4,                     \
 887   }
 888
 889 static const struct ide_port_info scc_chipsets[] __devinitdata = {
 890         /* 0 */ DECLARE_SCC_DEV("sccIDE"),
 891 };
 892
 893 /**
 894  *      scc_init_one    -       pci layer discovery entry
 895  *      @dev: PCI device
 896  *      @id: ident table entry
 897  *
 898  *      Called by the PCI code when it finds an SCC PATA controller.
 899  *      We then use the IDE PCI generic helper to do most of the work.
 900  */
 901
 902 static int __devinit scc_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 903 {
 904         return init_setup_scc(dev, &scc_chipsets[id->driver_data]);
 905 }
 906
 907 /**
 908  *      scc_remove      -       pci layer remove entry
 909  *      @dev: PCI device
 910  *
 911  *      Called by the PCI code when it removes an SCC PATA controller.
 912  */
 913
 914 static void __devexit scc_remove(struct pci_dev *dev)
 915 {
 916         struct scc_ports *ports = pci_get_drvdata(dev);
 917         ide_hwif_t *hwif = ports->hwif;
 918
 919         if (hwif->dmatable_cpu) {
 920                 pci_free_consistent(dev, PRD_ENTRIES * PRD_BYTES,
 921                                     hwif->dmatable_cpu, hwif->dmatable_dma);
 922                 hwif->dmatable_cpu = NULL;
 923         }
 924
 925         ide_unregister(hwif);
 926
 927         iounmap((void*)ports->dma);
 928         iounmap((void*)ports->ctl);
 929         pci_release_selected_regions(dev, (1 << 2) - 1);
 930         memset(ports, 0, sizeof(*ports));
 931 }
 932
 933 static const struct pci_device_id scc_pci_tbl[] = {
 934         { PCI_VDEVICE(TOSHIBA_2, PCI_DEVICE_ID_TOSHIBA_SCC_ATA), 0 },
 935         { 0, },
 936 };
 937 MODULE_DEVICE_TABLE(pci, scc_pci_tbl);
 938
 939 static struct pci_driver driver = {
 940         .name = "SCC IDE",
 941         .id_table = scc_pci_tbl,
 942         .probe = scc_init_one,
 943         .remove = scc_remove,
 944 };
 945
 946 static int scc_ide_init(void)
 947 {
 948         return ide_pci_register_driver(&driver);
 949 }
 950
 951 module_init(scc_ide_init);
 952 /* -- No exit code?
 953 static void scc_ide_exit(void)
 954 {
 955         ide_pci_unregister_driver(&driver);
 956 }
 957 module_exit(scc_ide_exit);
 958  */
 959
 960
 961 MODULE_DESCRIPTION("PCI driver module for Toshiba SCC IDE");
 962 MODULE_LICENSE("GPL");