err.no Git - linux-2.6/blob - drivers/ide/pci/cmd64x.c

   1 /*
   2  * cmd64x.c: Enable interrupts at initialization time on Ultra/PCI machines.
   3  *           Due to massive hardware bugs, UltraDMA is only supported
   4  *           on the 646U2 and not on the 646U.
   5  *
   6  * Copyright (C) 1998           Eddie C. Dost  (ecd@skynet.be)
   7  * Copyright (C) 1998           David S. Miller (davem@redhat.com)
   8  *
   9  * Copyright (C) 1999-2002      Andre Hedrick <andre@linux-ide.org>
  10  * Copyright (C) 2007           MontaVista Software, Inc. <source@mvista.com>
  11  */
  12
  13 #include <linux/module.h>
  14 #include <linux/types.h>
  15 #include <linux/pci.h>
  16 #include <linux/hdreg.h>
  17 #include <linux/ide.h>
  18 #include <linux/init.h>
  19
  20 #include <asm/io.h>
  21
  22 #define DRV_NAME "cmd64x"
  23
  24 #define CMD_DEBUG 0
  25
  26 #if CMD_DEBUG
  27 #define cmdprintk(x...) printk(x)
  28 #else
  29 #define cmdprintk(x...)
  30 #endif
  31
  32 /*
  33  * CMD64x specific registers definition.
  34  */
  35 #define CFR             0x50
  36 #define   CFR_INTR_CH0          0x04
  37
  38 #define CMDTIM          0x52
  39 #define ARTTIM0         0x53
  40 #define DRWTIM0         0x54
  41 #define ARTTIM1         0x55
  42 #define DRWTIM1         0x56
  43 #define ARTTIM23        0x57
  44 #define   ARTTIM23_DIS_RA2      0x04
  45 #define   ARTTIM23_DIS_RA3      0x08
  46 #define   ARTTIM23_INTR_CH1     0x10
  47 #define DRWTIM2         0x58
  48 #define BRST            0x59
  49 #define DRWTIM3         0x5b
  50
  51 #define BMIDECR0        0x70
  52 #define MRDMODE         0x71
  53 #define   MRDMODE_INTR_CH0      0x04
  54 #define   MRDMODE_INTR_CH1      0x08
  55 #define UDIDETCR0       0x73
  56 #define DTPR0           0x74
  57 #define BMIDECR1        0x78
  58 #define BMIDECSR        0x79
  59 #define UDIDETCR1       0x7B
  60 #define DTPR1           0x7C
  61
  62 static u8 quantize_timing(int timing, int quant)
  63 {
  64         return (timing + quant - 1) / quant;
  65 }
  66
  67 /*
  68  * This routine calculates active/recovery counts and then writes them into
  69  * the chipset registers.
  70  */
  71 static void program_cycle_times (ide_drive_t *drive, int cycle_time, int active_time)
  72 {
  73         struct pci_dev *dev = to_pci_dev(drive->hwif->dev);
  74         int clock_time = 1000 / (ide_pci_clk ? ide_pci_clk : 33);
  75         u8  cycle_count, active_count, recovery_count, drwtim;
  76         static const u8 recovery_values[] =
  77                 {15, 15, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 0};
  78         static const u8 drwtim_regs[4] = {DRWTIM0, DRWTIM1, DRWTIM2, DRWTIM3};
  79
  80         cmdprintk("program_cycle_times parameters: total=%d, active=%d\n",
  81                   cycle_time, active_time);
  82
  83         cycle_count     = quantize_timing( cycle_time, clock_time);
  84         active_count    = quantize_timing(active_time, clock_time);
  85         recovery_count  = cycle_count - active_count;
  86
  87         /*
  88          * In case we've got too long recovery phase, try to lengthen
  89          * the active phase
  90          */
  91         if (recovery_count > 16) {
  92                 active_count += recovery_count - 16;
  93                 recovery_count = 16;
  94         }
  95         if (active_count > 16)          /* shouldn't actually happen... */
  96                 active_count = 16;
  97
  98         cmdprintk("Final counts: total=%d, active=%d, recovery=%d\n",
  99                   cycle_count, active_count, recovery_count);
 100
 101         /*
 102          * Convert values to internal chipset representation
 103          */
 104         recovery_count = recovery_values[recovery_count];
 105         active_count  &= 0x0f;
 106
 107         /* Program the active/recovery counts into the DRWTIM register */
 108         drwtim = (active_count << 4) | recovery_count;
 109         (void) pci_write_config_byte(dev, drwtim_regs[drive->dn], drwtim);
 110         cmdprintk("Write 0x%02x to reg 0x%x\n", drwtim, drwtim_regs[drive->dn]);
 111 }
 112
 113 /*
 114  * This routine writes into the chipset registers
 115  * PIO setup/active/recovery timings.
 116  */
 117 static void cmd64x_tune_pio(ide_drive_t *drive, const u8 pio)
 118 {
 119         ide_hwif_t *hwif        = HWIF(drive);
 120         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 121         struct ide_timing *t    = ide_timing_find_mode(XFER_PIO_0 + pio);
 122         unsigned int cycle_time;
 123         u8 setup_count, arttim = 0;
 124
 125         static const u8 setup_values[] = {0x40, 0x40, 0x40, 0x80, 0, 0xc0};
 126         static const u8 arttim_regs[4] = {ARTTIM0, ARTTIM1, ARTTIM23, ARTTIM23};
 127
 128         cycle_time = ide_pio_cycle_time(drive, pio);
 129
 130         program_cycle_times(drive, cycle_time, t->active);
 131
 132         setup_count = quantize_timing(t->setup,
 133                         1000 / (ide_pci_clk ? ide_pci_clk : 33));
 134
 135         /*
 136          * The primary channel has individual address setup timing registers
 137          * for each drive and the hardware selects the slowest timing itself.
 138          * The secondary channel has one common register and we have to select
 139          * the slowest address setup timing ourselves.
 140          */
 141         if (hwif->channel) {
 142                 ide_drive_t *drives = hwif->drives;
 143
 144                 drive->drive_data = setup_count;
 145                 setup_count = max(drives[0].drive_data, drives[1].drive_data);
 146         }
 147
 148         if (setup_count > 5)            /* shouldn't actually happen... */
 149                 setup_count = 5;
 150         cmdprintk("Final address setup count: %d\n", setup_count);
 151
 152         /*
 153          * Program the address setup clocks into the ARTTIM registers.
 154          * Avoid clearing the secondary channel's interrupt bit.
 155          */
 156         (void) pci_read_config_byte (dev, arttim_regs[drive->dn], &arttim);
 157         if (hwif->channel)
 158                 arttim &= ~ARTTIM23_INTR_CH1;
 159         arttim &= ~0xc0;
 160         arttim |= setup_values[setup_count];
 161         (void) pci_write_config_byte(dev, arttim_regs[drive->dn], arttim);
 162         cmdprintk("Write 0x%02x to reg 0x%x\n", arttim, arttim_regs[drive->dn]);
 163 }
 164
 165 /*
 166  * Attempts to set drive's PIO mode.
 167  * Special cases are 8: prefetch off, 9: prefetch on (both never worked)
 168  */
 169
 170 static void cmd64x_set_pio_mode(ide_drive_t *drive, const u8 pio)
 171 {
 172         /*
 173          * Filter out the prefetch control values
 174          * to prevent PIO5 from being programmed
 175          */
 176         if (pio == 8 || pio == 9)
 177                 return;
 178
 179         cmd64x_tune_pio(drive, pio);
 180 }
 181
 182 static void cmd64x_set_dma_mode(ide_drive_t *drive, const u8 speed)
 183 {
 184         ide_hwif_t *hwif        = HWIF(drive);
 185         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 186         u8 unit                 = drive->dn & 0x01;
 187         u8 regU = 0, pciU       = hwif->channel ? UDIDETCR1 : UDIDETCR0;
 188
 189         if (speed >= XFER_SW_DMA_0) {
 190                 (void) pci_read_config_byte(dev, pciU, &regU);
 191                 regU &= ~(unit ? 0xCA : 0x35);
 192         }
 193
 194         switch(speed) {
 195         case XFER_UDMA_5:
 196                 regU |= unit ? 0x0A : 0x05;
 197                 break;
 198         case XFER_UDMA_4:
 199                 regU |= unit ? 0x4A : 0x15;
 200                 break;
 201         case XFER_UDMA_3:
 202                 regU |= unit ? 0x8A : 0x25;
 203                 break;
 204         case XFER_UDMA_2:
 205                 regU |= unit ? 0x42 : 0x11;
 206                 break;
 207         case XFER_UDMA_1:
 208                 regU |= unit ? 0x82 : 0x21;
 209                 break;
 210         case XFER_UDMA_0:
 211                 regU |= unit ? 0xC2 : 0x31;
 212                 break;
 213         case XFER_MW_DMA_2:
 214                 program_cycle_times(drive, 120, 70);
 215                 break;
 216         case XFER_MW_DMA_1:
 217                 program_cycle_times(drive, 150, 80);
 218                 break;
 219         case XFER_MW_DMA_0:
 220                 program_cycle_times(drive, 480, 215);
 221                 break;
 222         }
 223
 224         if (speed >= XFER_SW_DMA_0)
 225                 (void) pci_write_config_byte(dev, pciU, regU);
 226 }
 227
 228 static int cmd648_dma_end(ide_drive_t *drive)
 229 {
 230         ide_hwif_t *hwif        = HWIF(drive);
 231         unsigned long base      = hwif->dma_base - (hwif->channel * 8);
 232         int err                 = __ide_dma_end(drive);
 233         u8  irq_mask            = hwif->channel ? MRDMODE_INTR_CH1 :
 234                                                   MRDMODE_INTR_CH0;
 235         u8  mrdmode             = inb(base + 1);
 236
 237         /* clear the interrupt bit */
 238         outb((mrdmode & ~(MRDMODE_INTR_CH0 | MRDMODE_INTR_CH1)) | irq_mask,
 239              base + 1);
 240
 241         return err;
 242 }
 243
 244 static int cmd64x_dma_end(ide_drive_t *drive)
 245 {
 246         ide_hwif_t *hwif        = HWIF(drive);
 247         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 248         int irq_reg             = hwif->channel ? ARTTIM23 : CFR;
 249         u8  irq_mask            = hwif->channel ? ARTTIM23_INTR_CH1 :
 250                                                   CFR_INTR_CH0;
 251         u8  irq_stat            = 0;
 252         int err                 = __ide_dma_end(drive);
 253
 254         (void) pci_read_config_byte(dev, irq_reg, &irq_stat);
 255         /* clear the interrupt bit */
 256         (void) pci_write_config_byte(dev, irq_reg, irq_stat | irq_mask);
 257
 258         return err;
 259 }
 260
 261 static int cmd648_dma_test_irq(ide_drive_t *drive)
 262 {
 263         ide_hwif_t *hwif        = HWIF(drive);
 264         unsigned long base      = hwif->dma_base - (hwif->channel * 8);
 265         u8 irq_mask             = hwif->channel ? MRDMODE_INTR_CH1 :
 266                                                   MRDMODE_INTR_CH0;
 267         u8 dma_stat             = inb(hwif->dma_base + ATA_DMA_STATUS);
 268         u8 mrdmode              = inb(base + 1);
 269
 270 #ifdef DEBUG
 271         printk("%s: dma_stat: 0x%02x mrdmode: 0x%02x irq_mask: 0x%02x\n",
 272                drive->name, dma_stat, mrdmode, irq_mask);
 273 #endif
 274         if (!(mrdmode & irq_mask))
 275                 return 0;
 276
 277         /* return 1 if INTR asserted */
 278         if (dma_stat & 4)
 279                 return 1;
 280
 281         return 0;
 282 }
 283
 284 static int cmd64x_dma_test_irq(ide_drive_t *drive)
 285 {
 286         ide_hwif_t *hwif        = HWIF(drive);
 287         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 288         int irq_reg             = hwif->channel ? ARTTIM23 : CFR;
 289         u8  irq_mask            = hwif->channel ? ARTTIM23_INTR_CH1 :
 290                                                   CFR_INTR_CH0;
 291         u8  dma_stat            = inb(hwif->dma_base + ATA_DMA_STATUS);
 292         u8  irq_stat            = 0;
 293
 294         (void) pci_read_config_byte(dev, irq_reg, &irq_stat);
 295
 296 #ifdef DEBUG
 297         printk("%s: dma_stat: 0x%02x irq_stat: 0x%02x irq_mask: 0x%02x\n",
 298                drive->name, dma_stat, irq_stat, irq_mask);
 299 #endif
 300         if (!(irq_stat & irq_mask))
 301                 return 0;
 302
 303         /* return 1 if INTR asserted */
 304         if (dma_stat & 4)
 305                 return 1;
 306
 307         return 0;
 308 }
 309
 310 /*
 311  * ASUS P55T2P4D with CMD646 chipset revision 0x01 requires the old
 312  * event order for DMA transfers.
 313  */
 314
 315 static int cmd646_1_dma_end(ide_drive_t *drive)
 316 {
 317         ide_hwif_t *hwif = HWIF(drive);
 318         u8 dma_stat = 0, dma_cmd = 0;
 319
 320         drive->waiting_for_dma = 0;
 321         /* get DMA status */
 322         dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 323         /* read DMA command state */
 324         dma_cmd = inb(hwif->dma_base + ATA_DMA_CMD);
 325         /* stop DMA */
 326         outb(dma_cmd & ~1, hwif->dma_base + ATA_DMA_CMD);
 327         /* clear the INTR & ERROR bits */
 328         outb(dma_stat | 6, hwif->dma_base + ATA_DMA_STATUS);
 329         /* and free any DMA resources */
 330         ide_destroy_dmatable(drive);
 331         /* verify good DMA status */
 332         return (dma_stat & 7) != 4;
 333 }
 334
 335 static unsigned int __devinit init_chipset_cmd64x(struct pci_dev *dev)
 336 {
 337         u8 mrdmode = 0;
 338
 339         /* Set a good latency timer and cache line size value. */
 340         (void) pci_write_config_byte(dev, PCI_LATENCY_TIMER, 64);
 341         /* FIXME: pci_set_master() to ensure a good latency timer value */
 342
 343         /*
 344          * Enable interrupts, select MEMORY READ LINE for reads.
 345          *
 346          * NOTE: although not mentioned in the PCI0646U specs,
 347          * bits 0-1 are write only and won't be read back as
 348          * set or not -- PCI0646U2 specs clarify this point.
 349          */
 350         (void) pci_read_config_byte (dev, MRDMODE, &mrdmode);
 351         mrdmode &= ~0x30;
 352         (void) pci_write_config_byte(dev, MRDMODE, (mrdmode | 0x02));
 353
 354         return 0;
 355 }
 356
 357 static u8 cmd64x_cable_detect(ide_hwif_t *hwif)
 358 {
 359         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
 360         u8 bmidecsr = 0, mask   = hwif->channel ? 0x02 : 0x01;
 361
 362         switch (dev->device) {
 363         case PCI_DEVICE_ID_CMD_648:
 364         case PCI_DEVICE_ID_CMD_649:
 365                 pci_read_config_byte(dev, BMIDECSR, &bmidecsr);
 366                 return (bmidecsr & mask) ? ATA_CBL_PATA80 : ATA_CBL_PATA40;
 367         default:
 368                 return ATA_CBL_PATA40;
 369         }
 370 }
 371
 372 static const struct ide_port_ops cmd64x_port_ops = {
 373         .set_pio_mode           = cmd64x_set_pio_mode,
 374         .set_dma_mode           = cmd64x_set_dma_mode,
 375         .cable_detect           = cmd64x_cable_detect,
 376 };
 377
 378 static const struct ide_dma_ops cmd64x_dma_ops = {
 379         .dma_host_set           = ide_dma_host_set,
 380         .dma_setup              = ide_dma_setup,
 381         .dma_exec_cmd           = ide_dma_exec_cmd,
 382         .dma_start              = ide_dma_start,
 383         .dma_end                = cmd64x_dma_end,
 384         .dma_test_irq           = cmd64x_dma_test_irq,
 385         .dma_lost_irq           = ide_dma_lost_irq,
 386         .dma_timeout            = ide_dma_timeout,
 387 };
 388
 389 static const struct ide_dma_ops cmd646_rev1_dma_ops = {
 390         .dma_host_set           = ide_dma_host_set,
 391         .dma_setup              = ide_dma_setup,
 392         .dma_exec_cmd           = ide_dma_exec_cmd,
 393         .dma_start              = ide_dma_start,
 394         .dma_end                = cmd646_1_dma_end,
 395         .dma_test_irq           = ide_dma_test_irq,
 396         .dma_lost_irq           = ide_dma_lost_irq,
 397         .dma_timeout            = ide_dma_timeout,
 398 };
 399
 400 static const struct ide_dma_ops cmd648_dma_ops = {
 401         .dma_host_set           = ide_dma_host_set,
 402         .dma_setup              = ide_dma_setup,
 403         .dma_exec_cmd           = ide_dma_exec_cmd,
 404         .dma_start              = ide_dma_start,
 405         .dma_end                = cmd648_dma_end,
 406         .dma_test_irq           = cmd648_dma_test_irq,
 407         .dma_lost_irq           = ide_dma_lost_irq,
 408         .dma_timeout            = ide_dma_timeout,
 409 };
 410
 411 static const struct ide_port_info cmd64x_chipsets[] __devinitdata = {
 412         {       /* 0: CMD643 */
 413                 .name           = DRV_NAME,
 414                 .init_chipset   = init_chipset_cmd64x,
 415                 .enablebits     = {{0x00,0x00,0x00}, {0x51,0x08,0x08}},
 416                 .port_ops       = &cmd64x_port_ops,
 417                 .dma_ops        = &cmd64x_dma_ops,
 418                 .host_flags     = IDE_HFLAG_CLEAR_SIMPLEX |
 419                                   IDE_HFLAG_ABUSE_PREFETCH,
 420                 .pio_mask       = ATA_PIO5,
 421                 .mwdma_mask     = ATA_MWDMA2,
 422                 .udma_mask      = 0x00, /* no udma */
 423         },
 424         {       /* 1: CMD646 */
 425                 .name           = DRV_NAME,
 426                 .init_chipset   = init_chipset_cmd64x,
 427                 .enablebits     = {{0x51,0x04,0x04}, {0x51,0x08,0x08}},
 428                 .chipset        = ide_cmd646,
 429                 .port_ops       = &cmd64x_port_ops,
 430                 .dma_ops        = &cmd648_dma_ops,
 431                 .host_flags     = IDE_HFLAG_ABUSE_PREFETCH,
 432                 .pio_mask       = ATA_PIO5,
 433                 .mwdma_mask     = ATA_MWDMA2,
 434                 .udma_mask      = ATA_UDMA2,
 435         },
 436         {       /* 2: CMD648 */
 437                 .name           = DRV_NAME,
 438                 .init_chipset   = init_chipset_cmd64x,
 439                 .enablebits     = {{0x51,0x04,0x04}, {0x51,0x08,0x08}},
 440                 .port_ops       = &cmd64x_port_ops,
 441                 .dma_ops        = &cmd648_dma_ops,
 442                 .host_flags     = IDE_HFLAG_ABUSE_PREFETCH,
 443                 .pio_mask       = ATA_PIO5,
 444                 .mwdma_mask     = ATA_MWDMA2,
 445                 .udma_mask      = ATA_UDMA4,
 446         },
 447         {       /* 3: CMD649 */
 448                 .name           = DRV_NAME,
 449                 .init_chipset   = init_chipset_cmd64x,
 450                 .enablebits     = {{0x51,0x04,0x04}, {0x51,0x08,0x08}},
 451                 .port_ops       = &cmd64x_port_ops,
 452                 .dma_ops        = &cmd648_dma_ops,
 453                 .host_flags     = IDE_HFLAG_ABUSE_PREFETCH,
 454                 .pio_mask       = ATA_PIO5,
 455                 .mwdma_mask     = ATA_MWDMA2,
 456                 .udma_mask      = ATA_UDMA5,
 457         }
 458 };
 459
 460 static int __devinit cmd64x_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 461 {
 462         struct ide_port_info d;
 463         u8 idx = id->driver_data;
 464
 465         d = cmd64x_chipsets[idx];
 466
 467         if (idx == 1) {
 468                 /*
 469                  * UltraDMA only supported on PCI646U and PCI646U2, which
 470                  * correspond to revisions 0x03, 0x05 and 0x07 respectively.
 471                  * Actually, although the CMD tech support people won't
 472                  * tell me the details, the 0x03 revision cannot support
 473                  * UDMA correctly without hardware modifications, and even
 474                  * then it only works with Quantum disks due to some
 475                  * hold time assumptions in the 646U part which are fixed
 476                  * in the 646U2.
 477                  *
 478                  * So we only do UltraDMA on revision 0x05 and 0x07 chipsets.
 479                  */
 480                 if (dev->revision < 5) {
 481                         d.udma_mask = 0x00;
 482                         /*
 483                          * The original PCI0646 didn't have the primary
 484                          * channel enable bit, it appeared starting with
 485                          * PCI0646U (i.e. revision ID 3).
 486                          */
 487                         if (dev->revision < 3) {
 488                                 d.enablebits[0].reg = 0;
 489                                 if (dev->revision == 1)
 490                                         d.dma_ops = &cmd646_rev1_dma_ops;
 491                                 else
 492                                         d.dma_ops = &cmd64x_dma_ops;
 493                         }
 494                 }
 495         }
 496
 497         return ide_pci_init_one(dev, &d, NULL);
 498 }
 499
 500 static const struct pci_device_id cmd64x_pci_tbl[] = {
 501         { PCI_VDEVICE(CMD, PCI_DEVICE_ID_CMD_643), 0 },
 502         { PCI_VDEVICE(CMD, PCI_DEVICE_ID_CMD_646), 1 },
 503         { PCI_VDEVICE(CMD, PCI_DEVICE_ID_CMD_648), 2 },
 504         { PCI_VDEVICE(CMD, PCI_DEVICE_ID_CMD_649), 3 },
 505         { 0, },
 506 };
 507 MODULE_DEVICE_TABLE(pci, cmd64x_pci_tbl);
 508
 509 static struct pci_driver driver = {
 510         .name           = "CMD64x_IDE",
 511         .id_table       = cmd64x_pci_tbl,
 512         .probe          = cmd64x_init_one,
 513         .remove         = ide_pci_remove,
 514 };
 515
 516 static int __init cmd64x_ide_init(void)
 517 {
 518         return ide_pci_register_driver(&driver);
 519 }
 520
 521 static void __exit cmd64x_ide_exit(void)
 522 {
 523         pci_unregister_driver(&driver);
 524 }
 525
 526 module_init(cmd64x_ide_init);
 527 module_exit(cmd64x_ide_exit);
 528
 529 MODULE_AUTHOR("Eddie Dost, David Miller, Andre Hedrick");
 530 MODULE_DESCRIPTION("PCI driver module for CMD64x IDE");
 531 MODULE_LICENSE("GPL");