err.no Git - linux-2.6/blob - drivers/char/synclink.c

   1 /*
   2  * linux/drivers/char/synclink.c
   3  *
   4  * $Id: synclink.c,v 4.38 2005/11/07 16:30:34 paulkf Exp $
   5  *
   6  * Device driver for Microgate SyncLink ISA and PCI
   7  * high speed multiprotocol serial adapters.
   8  *
   9  * written by Paul Fulghum for Microgate Corporation
  10  * paulkf@microgate.com
  11  *
  12  * Microgate and SyncLink are trademarks of Microgate Corporation
  13  *
  14  * Derived from serial.c written by Theodore Ts'o and Linus Torvalds
  15  *
  16  * Original release 01/11/99
  17  *
  18  * This code is released under the GNU General Public License (GPL)
  19  *
  20  * This driver is primarily intended for use in synchronous
  21  * HDLC mode. Asynchronous mode is also provided.
  22  *
  23  * When operating in synchronous mode, each call to mgsl_write()
  24  * contains exactly one complete HDLC frame. Calling mgsl_put_char
  25  * will start assembling an HDLC frame that will not be sent until
  26  * mgsl_flush_chars or mgsl_write is called.
  27  *
  28  * Synchronous receive data is reported as complete frames. To accomplish
  29  * this, the TTY flip buffer is bypassed (too small to hold largest
  30  * frame and may fragment frames) and the line discipline
  31  * receive entry point is called directly.
  32  *
  33  * This driver has been tested with a slightly modified ppp.c driver
  34  * for synchronous PPP.
  35  *
  36  * 2000/02/16
  37  * Added interface for syncppp.c driver (an alternate synchronous PPP
  38  * implementation that also supports Cisco HDLC). Each device instance
  39  * registers as a tty device AND a network device (if dosyncppp option
  40  * is set for the device). The functionality is determined by which
  41  * device interface is opened.
  42  *
  43  * THIS SOFTWARE IS PROVIDED ``AS IS'' AND ANY EXPRESS OR IMPLIED
  44  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  45  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  46  * DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT,
  47  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  48  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  49  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  50  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  51  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  52  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  53  * OF THE POSSIBILITY OF SUCH DAMAGE.
  54  */
  55
  56 #if defined(__i386__)
  57 #  define BREAKPOINT() asm("   int $3");
  58 #else
  59 #  define BREAKPOINT() { }
  60 #endif
  61
  62 #define MAX_ISA_DEVICES 10
  63 #define MAX_PCI_DEVICES 10
  64 #define MAX_TOTAL_DEVICES 20
  65
  66 #include <linux/module.h>
  67 #include <linux/errno.h>
  68 #include <linux/signal.h>
  69 #include <linux/sched.h>
  70 #include <linux/timer.h>
  71 #include <linux/interrupt.h>
  72 #include <linux/pci.h>
  73 #include <linux/tty.h>
  74 #include <linux/tty_flip.h>
  75 #include <linux/serial.h>
  76 #include <linux/major.h>
  77 #include <linux/string.h>
  78 #include <linux/fcntl.h>
  79 #include <linux/ptrace.h>
  80 #include <linux/ioport.h>
  81 #include <linux/mm.h>
  82 #include <linux/slab.h>
  83 #include <linux/delay.h>
  84 #include <linux/netdevice.h>
  85 #include <linux/vmalloc.h>
  86 #include <linux/init.h>
  87 #include <linux/ioctl.h>
  88 #include <linux/synclink.h>
  89
  90 #include <asm/system.h>
  91 #include <asm/io.h>
  92 #include <asm/irq.h>
  93 #include <asm/dma.h>
  94 #include <linux/bitops.h>
  95 #include <asm/types.h>
  96 #include <linux/termios.h>
  97 #include <linux/workqueue.h>
  98 #include <linux/hdlc.h>
  99 #include <linux/dma-mapping.h>
 100
 101 #if defined(CONFIG_HDLC) || (defined(CONFIG_HDLC_MODULE) && defined(CONFIG_SYNCLINK_MODULE))
 102 #define SYNCLINK_GENERIC_HDLC 1
 103 #else
 104 #define SYNCLINK_GENERIC_HDLC 0
 105 #endif
 106
 107 #define GET_USER(error,value,addr) error = get_user(value,addr)
 108 #define COPY_FROM_USER(error,dest,src,size) error = copy_from_user(dest,src,size) ? -EFAULT : 0
 109 #define PUT_USER(error,value,addr) error = put_user(value,addr)
 110 #define COPY_TO_USER(error,dest,src,size) error = copy_to_user(dest,src,size) ? -EFAULT : 0
 111
 112 #include <asm/uaccess.h>
 113
 114 #define RCLRVALUE 0xffff
 115
 116 static MGSL_PARAMS default_params = {
 117         MGSL_MODE_HDLC,                 /* unsigned long mode */
 118         0,                              /* unsigned char loopback; */
 119         HDLC_FLAG_UNDERRUN_ABORT15,     /* unsigned short flags; */
 120         HDLC_ENCODING_NRZI_SPACE,       /* unsigned char encoding; */
 121         0,                              /* unsigned long clock_speed; */
 122         0xff,                           /* unsigned char addr_filter; */
 123         HDLC_CRC_16_CCITT,              /* unsigned short crc_type; */
 124         HDLC_PREAMBLE_LENGTH_8BITS,     /* unsigned char preamble_length; */
 125         HDLC_PREAMBLE_PATTERN_NONE,     /* unsigned char preamble; */
 126         9600,                           /* unsigned long data_rate; */
 127         8,                              /* unsigned char data_bits; */
 128         1,                              /* unsigned char stop_bits; */
 129         ASYNC_PARITY_NONE               /* unsigned char parity; */
 130 };
 131
 132 #define SHARED_MEM_ADDRESS_SIZE 0x40000
 133 #define BUFFERLISTSIZE 4096
 134 #define DMABUFFERSIZE 4096
 135 #define MAXRXFRAMES 7
 136
 137 typedef struct _DMABUFFERENTRY
 138 {
 139         u32 phys_addr;  /* 32-bit flat physical address of data buffer */
 140         volatile u16 count;     /* buffer size/data count */
 141         volatile u16 status;    /* Control/status field */
 142         volatile u16 rcc;       /* character count field */
 143         u16 reserved;   /* padding required by 16C32 */
 144         u32 link;       /* 32-bit flat link to next buffer entry */
 145         char *virt_addr;        /* virtual address of data buffer */
 146         u32 phys_entry; /* physical address of this buffer entry */
 147         dma_addr_t dma_addr;
 148 } DMABUFFERENTRY, *DMAPBUFFERENTRY;
 149
 150 /* The queue of BH actions to be performed */
 151
 152 #define BH_RECEIVE  1
 153 #define BH_TRANSMIT 2
 154 #define BH_STATUS   4
 155
 156 #define IO_PIN_SHUTDOWN_LIMIT 100
 157
 158 struct  _input_signal_events {
 159         int     ri_up;
 160         int     ri_down;
 161         int     dsr_up;
 162         int     dsr_down;
 163         int     dcd_up;
 164         int     dcd_down;
 165         int     cts_up;
 166         int     cts_down;
 167 };
 168
 169 /* transmit holding buffer definitions*/
 170 #define MAX_TX_HOLDING_BUFFERS 5
 171 struct tx_holding_buffer {
 172         int     buffer_size;
 173         unsigned char * buffer;
 174 };
 175
 176
 177 /*
 178  * Device instance data structure
 179  */
 180
 181 struct mgsl_struct {
 182         int                     magic;
 183         struct tty_port         port;
 184         int                     line;
 185         int                     hw_version;
 186         unsigned short          close_delay;
 187         unsigned short          closing_wait;   /* time to wait before closing */
 188
 189         struct mgsl_icount      icount;
 190
 191         int                     timeout;
 192         int                     x_char;         /* xon/xoff character */
 193         u16                     read_status_mask;
 194         u16                     ignore_status_mask;
 195         unsigned char           *xmit_buf;
 196         int                     xmit_head;
 197         int                     xmit_tail;
 198         int                     xmit_cnt;
 199
 200         wait_queue_head_t       status_event_wait_q;
 201         wait_queue_head_t       event_wait_q;
 202         struct timer_list       tx_timer;       /* HDLC transmit timeout timer */
 203         struct mgsl_struct      *next_device;   /* device list link */
 204
 205         spinlock_t irq_spinlock;                /* spinlock for synchronizing with ISR */
 206         struct work_struct task;                /* task structure for scheduling bh */
 207
 208         u32 EventMask;                  /* event trigger mask */
 209         u32 RecordedEvents;             /* pending events */
 210
 211         u32 max_frame_size;             /* as set by device config */
 212
 213         u32 pending_bh;
 214
 215         bool bh_running;                /* Protection from multiple */
 216         int isr_overflow;
 217         bool bh_requested;
 218
 219         int dcd_chkcount;               /* check counts to prevent */
 220         int cts_chkcount;               /* too many IRQs if a signal */
 221         int dsr_chkcount;               /* is floating */
 222         int ri_chkcount;
 223
 224         char *buffer_list;              /* virtual address of Rx & Tx buffer lists */
 225         u32 buffer_list_phys;
 226         dma_addr_t buffer_list_dma_addr;
 227
 228         unsigned int rx_buffer_count;   /* count of total allocated Rx buffers */
 229         DMABUFFERENTRY *rx_buffer_list; /* list of receive buffer entries */
 230         unsigned int current_rx_buffer;
 231
 232         int num_tx_dma_buffers;         /* number of tx dma frames required */
 233         int tx_dma_buffers_used;
 234         unsigned int tx_buffer_count;   /* count of total allocated Tx buffers */
 235         DMABUFFERENTRY *tx_buffer_list; /* list of transmit buffer entries */
 236         int start_tx_dma_buffer;        /* tx dma buffer to start tx dma operation */
 237         int current_tx_buffer;          /* next tx dma buffer to be loaded */
 238
 239         unsigned char *intermediate_rxbuffer;
 240
 241         int num_tx_holding_buffers;     /* number of tx holding buffer allocated */
 242         int get_tx_holding_index;       /* next tx holding buffer for adapter to load */
 243         int put_tx_holding_index;       /* next tx holding buffer to store user request */
 244         int tx_holding_count;           /* number of tx holding buffers waiting */
 245         struct tx_holding_buffer tx_holding_buffers[MAX_TX_HOLDING_BUFFERS];
 246
 247         bool rx_enabled;
 248         bool rx_overflow;
 249         bool rx_rcc_underrun;
 250
 251         bool tx_enabled;
 252         bool tx_active;
 253         u32 idle_mode;
 254
 255         u16 cmr_value;
 256         u16 tcsr_value;
 257
 258         char device_name[25];           /* device instance name */
 259
 260         unsigned int bus_type;  /* expansion bus type (ISA,EISA,PCI) */
 261         unsigned char bus;              /* expansion bus number (zero based) */
 262         unsigned char function;         /* PCI device number */
 263
 264         unsigned int io_base;           /* base I/O address of adapter */
 265         unsigned int io_addr_size;      /* size of the I/O address range */
 266         bool io_addr_requested;         /* true if I/O address requested */
 267
 268         unsigned int irq_level;         /* interrupt level */
 269         unsigned long irq_flags;
 270         bool irq_requested;             /* true if IRQ requested */
 271
 272         unsigned int dma_level;         /* DMA channel */
 273         bool dma_requested;             /* true if dma channel requested */
 274
 275         u16 mbre_bit;
 276         u16 loopback_bits;
 277         u16 usc_idle_mode;
 278
 279         MGSL_PARAMS params;             /* communications parameters */
 280
 281         unsigned char serial_signals;   /* current serial signal states */
 282
 283         bool irq_occurred;              /* for diagnostics use */
 284         unsigned int init_error;        /* Initialization startup error                 (DIAGS) */
 285         int     fDiagnosticsmode;       /* Driver in Diagnostic mode?                   (DIAGS) */
 286
 287         u32 last_mem_alloc;
 288         unsigned char* memory_base;     /* shared memory address (PCI only) */
 289         u32 phys_memory_base;
 290         bool shared_mem_requested;
 291
 292         unsigned char* lcr_base;        /* local config registers (PCI only) */
 293         u32 phys_lcr_base;
 294         u32 lcr_offset;
 295         bool lcr_mem_requested;
 296
 297         u32 misc_ctrl_value;
 298         char flag_buf[MAX_ASYNC_BUFFER_SIZE];
 299         char char_buf[MAX_ASYNC_BUFFER_SIZE];
 300         bool drop_rts_on_tx_done;
 301
 302         bool loopmode_insert_requested;
 303         bool loopmode_send_done_requested;
 304
 305         struct  _input_signal_events    input_signal_events;
 306
 307         /* generic HDLC device parts */
 308         int netcount;
 309         int dosyncppp;
 310         spinlock_t netlock;
 311
 312 #if SYNCLINK_GENERIC_HDLC
 313         struct net_device *netdev;
 314 #endif
 315 };
 316
 317 #define MGSL_MAGIC 0x5401
 318
 319 /*
 320  * The size of the serial xmit buffer is 1 page, or 4096 bytes
 321  */
 322 #ifndef SERIAL_XMIT_SIZE
 323 #define SERIAL_XMIT_SIZE 4096
 324 #endif
 325
 326 /*
 327  * These macros define the offsets used in calculating the
 328  * I/O address of the specified USC registers.
 329  */
 330
 331
 332 #define DCPIN 2         /* Bit 1 of I/O address */
 333 #define SDPIN 4         /* Bit 2 of I/O address */
 334
 335 #define DCAR 0          /* DMA command/address register */
 336 #define CCAR SDPIN              /* channel command/address register */
 337 #define DATAREG DCPIN + SDPIN   /* serial data register */
 338 #define MSBONLY 0x41
 339 #define LSBONLY 0x40
 340
 341 /*
 342  * These macros define the register address (ordinal number)
 343  * used for writing address/value pairs to the USC.
 344  */
 345
 346 #define CMR     0x02    /* Channel mode Register */
 347 #define CCSR    0x04    /* Channel Command/status Register */
 348 #define CCR     0x06    /* Channel Control Register */
 349 #define PSR     0x08    /* Port status Register */
 350 #define PCR     0x0a    /* Port Control Register */
 351 #define TMDR    0x0c    /* Test mode Data Register */
 352 #define TMCR    0x0e    /* Test mode Control Register */
 353 #define CMCR    0x10    /* Clock mode Control Register */
 354 #define HCR     0x12    /* Hardware Configuration Register */
 355 #define IVR     0x14    /* Interrupt Vector Register */
 356 #define IOCR    0x16    /* Input/Output Control Register */
 357 #define ICR     0x18    /* Interrupt Control Register */
 358 #define DCCR    0x1a    /* Daisy Chain Control Register */
 359 #define MISR    0x1c    /* Misc Interrupt status Register */
 360 #define SICR    0x1e    /* status Interrupt Control Register */
 361 #define RDR     0x20    /* Receive Data Register */
 362 #define RMR     0x22    /* Receive mode Register */
 363 #define RCSR    0x24    /* Receive Command/status Register */
 364 #define RICR    0x26    /* Receive Interrupt Control Register */
 365 #define RSR     0x28    /* Receive Sync Register */
 366 #define RCLR    0x2a    /* Receive count Limit Register */
 367 #define RCCR    0x2c    /* Receive Character count Register */
 368 #define TC0R    0x2e    /* Time Constant 0 Register */
 369 #define TDR     0x30    /* Transmit Data Register */
 370 #define TMR     0x32    /* Transmit mode Register */
 371 #define TCSR    0x34    /* Transmit Command/status Register */
 372 #define TICR    0x36    /* Transmit Interrupt Control Register */
 373 #define TSR     0x38    /* Transmit Sync Register */
 374 #define TCLR    0x3a    /* Transmit count Limit Register */
 375 #define TCCR    0x3c    /* Transmit Character count Register */
 376 #define TC1R    0x3e    /* Time Constant 1 Register */
 377
 378
 379 /*
 380  * MACRO DEFINITIONS FOR DMA REGISTERS
 381  */
 382
 383 #define DCR     0x06    /* DMA Control Register (shared) */
 384 #define DACR    0x08    /* DMA Array count Register (shared) */
 385 #define BDCR    0x12    /* Burst/Dwell Control Register (shared) */
 386 #define DIVR    0x14    /* DMA Interrupt Vector Register (shared) */
 387 #define DICR    0x18    /* DMA Interrupt Control Register (shared) */
 388 #define CDIR    0x1a    /* Clear DMA Interrupt Register (shared) */
 389 #define SDIR    0x1c    /* Set DMA Interrupt Register (shared) */
 390
 391 #define TDMR    0x02    /* Transmit DMA mode Register */
 392 #define TDIAR   0x1e    /* Transmit DMA Interrupt Arm Register */
 393 #define TBCR    0x2a    /* Transmit Byte count Register */
 394 #define TARL    0x2c    /* Transmit Address Register (low) */
 395 #define TARU    0x2e    /* Transmit Address Register (high) */
 396 #define NTBCR   0x3a    /* Next Transmit Byte count Register */
 397 #define NTARL   0x3c    /* Next Transmit Address Register (low) */
 398 #define NTARU   0x3e    /* Next Transmit Address Register (high) */
 399
 400 #define RDMR    0x82    /* Receive DMA mode Register (non-shared) */
 401 #define RDIAR   0x9e    /* Receive DMA Interrupt Arm Register */
 402 #define RBCR    0xaa    /* Receive Byte count Register */
 403 #define RARL    0xac    /* Receive Address Register (low) */
 404 #define RARU    0xae    /* Receive Address Register (high) */
 405 #define NRBCR   0xba    /* Next Receive Byte count Register */
 406 #define NRARL   0xbc    /* Next Receive Address Register (low) */
 407 #define NRARU   0xbe    /* Next Receive Address Register (high) */
 408
 409
 410 /*
 411  * MACRO DEFINITIONS FOR MODEM STATUS BITS
 412  */
 413
 414 #define MODEMSTATUS_DTR 0x80
 415 #define MODEMSTATUS_DSR 0x40
 416 #define MODEMSTATUS_RTS 0x20
 417 #define MODEMSTATUS_CTS 0x10
 418 #define MODEMSTATUS_RI  0x04
 419 #define MODEMSTATUS_DCD 0x01
 420
 421
 422 /*
 423  * Channel Command/Address Register (CCAR) Command Codes
 424  */
 425
 426 #define RTCmd_Null                      0x0000
 427 #define RTCmd_ResetHighestIus           0x1000
 428 #define RTCmd_TriggerChannelLoadDma     0x2000
 429 #define RTCmd_TriggerRxDma              0x2800
 430 #define RTCmd_TriggerTxDma              0x3000
 431 #define RTCmd_TriggerRxAndTxDma         0x3800
 432 #define RTCmd_PurgeRxFifo               0x4800
 433 #define RTCmd_PurgeTxFifo               0x5000
 434 #define RTCmd_PurgeRxAndTxFifo          0x5800
 435 #define RTCmd_LoadRcc                   0x6800
 436 #define RTCmd_LoadTcc                   0x7000
 437 #define RTCmd_LoadRccAndTcc             0x7800
 438 #define RTCmd_LoadTC0                   0x8800
 439 #define RTCmd_LoadTC1                   0x9000
 440 #define RTCmd_LoadTC0AndTC1             0x9800
 441 #define RTCmd_SerialDataLSBFirst        0xa000
 442 #define RTCmd_SerialDataMSBFirst        0xa800
 443 #define RTCmd_SelectBigEndian           0xb000
 444 #define RTCmd_SelectLittleEndian        0xb800
 445
 446
 447 /*
 448  * DMA Command/Address Register (DCAR) Command Codes
 449  */
 450
 451 #define DmaCmd_Null                     0x0000
 452 #define DmaCmd_ResetTxChannel           0x1000
 453 #define DmaCmd_ResetRxChannel           0x1200
 454 #define DmaCmd_StartTxChannel           0x2000
 455 #define DmaCmd_StartRxChannel           0x2200
 456 #define DmaCmd_ContinueTxChannel        0x3000
 457 #define DmaCmd_ContinueRxChannel        0x3200
 458 #define DmaCmd_PauseTxChannel           0x4000
 459 #define DmaCmd_PauseRxChannel           0x4200
 460 #define DmaCmd_AbortTxChannel           0x5000
 461 #define DmaCmd_AbortRxChannel           0x5200
 462 #define DmaCmd_InitTxChannel            0x7000
 463 #define DmaCmd_InitRxChannel            0x7200
 464 #define DmaCmd_ResetHighestDmaIus       0x8000
 465 #define DmaCmd_ResetAllChannels         0x9000
 466 #define DmaCmd_StartAllChannels         0xa000
 467 #define DmaCmd_ContinueAllChannels      0xb000
 468 #define DmaCmd_PauseAllChannels         0xc000
 469 #define DmaCmd_AbortAllChannels         0xd000
 470 #define DmaCmd_InitAllChannels          0xf000
 471
 472 #define TCmd_Null                       0x0000
 473 #define TCmd_ClearTxCRC                 0x2000
 474 #define TCmd_SelectTicrTtsaData         0x4000
 475 #define TCmd_SelectTicrTxFifostatus     0x5000
 476 #define TCmd_SelectTicrIntLevel         0x6000
 477 #define TCmd_SelectTicrdma_level                0x7000
 478 #define TCmd_SendFrame                  0x8000
 479 #define TCmd_SendAbort                  0x9000
 480 #define TCmd_EnableDleInsertion         0xc000
 481 #define TCmd_DisableDleInsertion        0xd000
 482 #define TCmd_ClearEofEom                0xe000
 483 #define TCmd_SetEofEom                  0xf000
 484
 485 #define RCmd_Null                       0x0000
 486 #define RCmd_ClearRxCRC                 0x2000
 487 #define RCmd_EnterHuntmode              0x3000
 488 #define RCmd_SelectRicrRtsaData         0x4000
 489 #define RCmd_SelectRicrRxFifostatus     0x5000
 490 #define RCmd_SelectRicrIntLevel         0x6000
 491 #define RCmd_SelectRicrdma_level                0x7000
 492
 493 /*
 494  * Bits for enabling and disabling IRQs in Interrupt Control Register (ICR)
 495  */
 496
 497 #define RECEIVE_STATUS          BIT5
 498 #define RECEIVE_DATA            BIT4
 499 #define TRANSMIT_STATUS         BIT3
 500 #define TRANSMIT_DATA           BIT2
 501 #define IO_PIN                  BIT1
 502 #define MISC                    BIT0
 503
 504
 505 /*
 506  * Receive status Bits in Receive Command/status Register RCSR
 507  */
 508
 509 #define RXSTATUS_SHORT_FRAME            BIT8
 510 #define RXSTATUS_CODE_VIOLATION         BIT8
 511 #define RXSTATUS_EXITED_HUNT            BIT7
 512 #define RXSTATUS_IDLE_RECEIVED          BIT6
 513 #define RXSTATUS_BREAK_RECEIVED         BIT5
 514 #define RXSTATUS_ABORT_RECEIVED         BIT5
 515 #define RXSTATUS_RXBOUND                BIT4
 516 #define RXSTATUS_CRC_ERROR              BIT3
 517 #define RXSTATUS_FRAMING_ERROR          BIT3
 518 #define RXSTATUS_ABORT                  BIT2
 519 #define RXSTATUS_PARITY_ERROR           BIT2
 520 #define RXSTATUS_OVERRUN                BIT1
 521 #define RXSTATUS_DATA_AVAILABLE         BIT0
 522 #define RXSTATUS_ALL                    0x01f6
 523 #define usc_UnlatchRxstatusBits(a,b) usc_OutReg( (a), RCSR, (u16)((b) & RXSTATUS_ALL) )
 524
 525 /*
 526  * Values for setting transmit idle mode in
 527  * Transmit Control/status Register (TCSR)
 528  */
 529 #define IDLEMODE_FLAGS                  0x0000
 530 #define IDLEMODE_ALT_ONE_ZERO           0x0100
 531 #define IDLEMODE_ZERO                   0x0200
 532 #define IDLEMODE_ONE                    0x0300
 533 #define IDLEMODE_ALT_MARK_SPACE         0x0500
 534 #define IDLEMODE_SPACE                  0x0600
 535 #define IDLEMODE_MARK                   0x0700
 536 #define IDLEMODE_MASK                   0x0700
 537
 538 /*
 539  * IUSC revision identifiers
 540  */
 541 #define IUSC_SL1660                     0x4d44
 542 #define IUSC_PRE_SL1660                 0x4553
 543
 544 /*
 545  * Transmit status Bits in Transmit Command/status Register (TCSR)
 546  */
 547
 548 #define TCSR_PRESERVE                   0x0F00
 549
 550 #define TCSR_UNDERWAIT                  BIT11
 551 #define TXSTATUS_PREAMBLE_SENT          BIT7
 552 #define TXSTATUS_IDLE_SENT              BIT6
 553 #define TXSTATUS_ABORT_SENT             BIT5
 554 #define TXSTATUS_EOF_SENT               BIT4
 555 #define TXSTATUS_EOM_SENT               BIT4
 556 #define TXSTATUS_CRC_SENT               BIT3
 557 #define TXSTATUS_ALL_SENT               BIT2
 558 #define TXSTATUS_UNDERRUN               BIT1
 559 #define TXSTATUS_FIFO_EMPTY             BIT0
 560 #define TXSTATUS_ALL                    0x00fa
 561 #define usc_UnlatchTxstatusBits(a,b) usc_OutReg( (a), TCSR, (u16)((a)->tcsr_value + ((b) & 0x00FF)) )
 562
 563
 564 #define MISCSTATUS_RXC_LATCHED          BIT15
 565 #define MISCSTATUS_RXC                  BIT14
 566 #define MISCSTATUS_TXC_LATCHED          BIT13
 567 #define MISCSTATUS_TXC                  BIT12
 568 #define MISCSTATUS_RI_LATCHED           BIT11
 569 #define MISCSTATUS_RI                   BIT10
 570 #define MISCSTATUS_DSR_LATCHED          BIT9
 571 #define MISCSTATUS_DSR                  BIT8
 572 #define MISCSTATUS_DCD_LATCHED          BIT7
 573 #define MISCSTATUS_DCD                  BIT6
 574 #define MISCSTATUS_CTS_LATCHED          BIT5
 575 #define MISCSTATUS_CTS                  BIT4
 576 #define MISCSTATUS_RCC_UNDERRUN         BIT3
 577 #define MISCSTATUS_DPLL_NO_SYNC         BIT2
 578 #define MISCSTATUS_BRG1_ZERO            BIT1
 579 #define MISCSTATUS_BRG0_ZERO            BIT0
 580
 581 #define usc_UnlatchIostatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0xaaa0))
 582 #define usc_UnlatchMiscstatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0x000f))
 583
 584 #define SICR_RXC_ACTIVE                 BIT15
 585 #define SICR_RXC_INACTIVE               BIT14
 586 #define SICR_RXC                        (BIT15+BIT14)
 587 #define SICR_TXC_ACTIVE                 BIT13
 588 #define SICR_TXC_INACTIVE               BIT12
 589 #define SICR_TXC                        (BIT13+BIT12)
 590 #define SICR_RI_ACTIVE                  BIT11
 591 #define SICR_RI_INACTIVE                BIT10
 592 #define SICR_RI                         (BIT11+BIT10)
 593 #define SICR_DSR_ACTIVE                 BIT9
 594 #define SICR_DSR_INACTIVE               BIT8
 595 #define SICR_DSR                        (BIT9+BIT8)
 596 #define SICR_DCD_ACTIVE                 BIT7
 597 #define SICR_DCD_INACTIVE               BIT6
 598 #define SICR_DCD                        (BIT7+BIT6)
 599 #define SICR_CTS_ACTIVE                 BIT5
 600 #define SICR_CTS_INACTIVE               BIT4
 601 #define SICR_CTS                        (BIT5+BIT4)
 602 #define SICR_RCC_UNDERFLOW              BIT3
 603 #define SICR_DPLL_NO_SYNC               BIT2
 604 #define SICR_BRG1_ZERO                  BIT1
 605 #define SICR_BRG0_ZERO                  BIT0
 606
 607 void usc_DisableMasterIrqBit( struct mgsl_struct *info );
 608 void usc_EnableMasterIrqBit( struct mgsl_struct *info );
 609 void usc_EnableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 610 void usc_DisableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 611 void usc_ClearIrqPendingBits( struct mgsl_struct *info, u16 IrqMask );
 612
 613 #define usc_EnableInterrupts( a, b ) \
 614         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0xc0 + (b)) )
 615
 616 #define usc_DisableInterrupts( a, b ) \
 617         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0x80 + (b)) )
 618
 619 #define usc_EnableMasterIrqBit(a) \
 620         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0x0f00) + 0xb000) )
 621
 622 #define usc_DisableMasterIrqBit(a) \
 623         usc_OutReg( (a), ICR, (u16)(usc_InReg((a),ICR) & 0x7f00) )
 624
 625 #define usc_ClearIrqPendingBits( a, b ) usc_OutReg( (a), DCCR, 0x40 + (b) )
 626
 627 /*
 628  * Transmit status Bits in Transmit Control status Register (TCSR)
 629  * and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0)
 630  */
 631
 632 #define TXSTATUS_PREAMBLE_SENT  BIT7
 633 #define TXSTATUS_IDLE_SENT      BIT6
 634 #define TXSTATUS_ABORT_SENT     BIT5
 635 #define TXSTATUS_EOF            BIT4
 636 #define TXSTATUS_CRC_SENT       BIT3
 637 #define TXSTATUS_ALL_SENT       BIT2
 638 #define TXSTATUS_UNDERRUN       BIT1
 639 #define TXSTATUS_FIFO_EMPTY     BIT0
 640
 641 #define DICR_MASTER             BIT15
 642 #define DICR_TRANSMIT           BIT0
 643 #define DICR_RECEIVE            BIT1
 644
 645 #define usc_EnableDmaInterrupts(a,b) \
 646         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) | (b)) )
 647
 648 #define usc_DisableDmaInterrupts(a,b) \
 649         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) & ~(b)) )
 650
 651 #define usc_EnableStatusIrqs(a,b) \
 652         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) | (b)) )
 653
 654 #define usc_DisablestatusIrqs(a,b) \
 655         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) & ~(b)) )
 656
 657 /* Transmit status Bits in Transmit Control status Register (TCSR) */
 658 /* and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0) */
 659
 660
 661 #define DISABLE_UNCONDITIONAL    0
 662 #define DISABLE_END_OF_FRAME     1
 663 #define ENABLE_UNCONDITIONAL     2
 664 #define ENABLE_AUTO_CTS          3
 665 #define ENABLE_AUTO_DCD          3
 666 #define usc_EnableTransmitter(a,b) \
 667         usc_OutReg( (a), TMR, (u16)((usc_InReg((a),TMR) & 0xfffc) | (b)) )
 668 #define usc_EnableReceiver(a,b) \
 669         usc_OutReg( (a), RMR, (u16)((usc_InReg((a),RMR) & 0xfffc) | (b)) )
 670
 671 static u16  usc_InDmaReg( struct mgsl_struct *info, u16 Port );
 672 static void usc_OutDmaReg( struct mgsl_struct *info, u16 Port, u16 Value );
 673 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd );
 674
 675 static u16  usc_InReg( struct mgsl_struct *info, u16 Port );
 676 static void usc_OutReg( struct mgsl_struct *info, u16 Port, u16 Value );
 677 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd );
 678 void usc_RCmd( struct mgsl_struct *info, u16 Cmd );
 679 void usc_TCmd( struct mgsl_struct *info, u16 Cmd );
 680
 681 #define usc_TCmd(a,b) usc_OutReg((a), TCSR, (u16)((a)->tcsr_value + (b)))
 682 #define usc_RCmd(a,b) usc_OutReg((a), RCSR, (b))
 683
 684 #define usc_SetTransmitSyncChars(a,s0,s1) usc_OutReg((a), TSR, (u16)(((u16)s0<<8)|(u16)s1))
 685
 686 static void usc_process_rxoverrun_sync( struct mgsl_struct *info );
 687 static void usc_start_receiver( struct mgsl_struct *info );
 688 static void usc_stop_receiver( struct mgsl_struct *info );
 689
 690 static void usc_start_transmitter( struct mgsl_struct *info );
 691 static void usc_stop_transmitter( struct mgsl_struct *info );
 692 static void usc_set_txidle( struct mgsl_struct *info );
 693 static void usc_load_txfifo( struct mgsl_struct *info );
 694
 695 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 DataRate );
 696 static void usc_enable_loopback( struct mgsl_struct *info, int enable );
 697
 698 static void usc_get_serial_signals( struct mgsl_struct *info );
 699 static void usc_set_serial_signals( struct mgsl_struct *info );
 700
 701 static void usc_reset( struct mgsl_struct *info );
 702
 703 static void usc_set_sync_mode( struct mgsl_struct *info );
 704 static void usc_set_sdlc_mode( struct mgsl_struct *info );
 705 static void usc_set_async_mode( struct mgsl_struct *info );
 706 static void usc_enable_async_clock( struct mgsl_struct *info, u32 DataRate );
 707
 708 static void usc_loopback_frame( struct mgsl_struct *info );
 709
 710 static void mgsl_tx_timeout(unsigned long context);
 711
 712
 713 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info );
 714 static void usc_loopmode_insert_request( struct mgsl_struct * info );
 715 static int usc_loopmode_active( struct mgsl_struct * info);
 716 static void usc_loopmode_send_done( struct mgsl_struct * info );
 717
 718 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg);
 719
 720 #if SYNCLINK_GENERIC_HDLC
 721 #define dev_to_port(D) (dev_to_hdlc(D)->priv)
 722 static void hdlcdev_tx_done(struct mgsl_struct *info);
 723 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size);
 724 static int  hdlcdev_init(struct mgsl_struct *info);
 725 static void hdlcdev_exit(struct mgsl_struct *info);
 726 #endif
 727
 728 /*
 729  * Defines a BUS descriptor value for the PCI adapter
 730  * local bus address ranges.
 731  */
 732
 733 #define BUS_DESCRIPTOR( WrHold, WrDly, RdDly, Nwdd, Nwad, Nxda, Nrdd, Nrad ) \
 734 (0x00400020 + \
 735 ((WrHold) << 30) + \
 736 ((WrDly)  << 28) + \
 737 ((RdDly)  << 26) + \
 738 ((Nwdd)   << 20) + \
 739 ((Nwad)   << 15) + \
 740 ((Nxda)   << 13) + \
 741 ((Nrdd)   << 11) + \
 742 ((Nrad)   <<  6) )
 743
 744 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit);
 745
 746 /*
 747  * Adapter diagnostic routines
 748  */
 749 static bool mgsl_register_test( struct mgsl_struct *info );
 750 static bool mgsl_irq_test( struct mgsl_struct *info );
 751 static bool mgsl_dma_test( struct mgsl_struct *info );
 752 static bool mgsl_memory_test( struct mgsl_struct *info );
 753 static int mgsl_adapter_test( struct mgsl_struct *info );
 754
 755 /*
 756  * device and resource management routines
 757  */
 758 static int mgsl_claim_resources(struct mgsl_struct *info);
 759 static void mgsl_release_resources(struct mgsl_struct *info);
 760 static void mgsl_add_device(struct mgsl_struct *info);
 761 static struct mgsl_struct* mgsl_allocate_device(void);
 762
 763 /*
 764  * DMA buffer manupulation functions.
 765  */
 766 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex );
 767 static bool mgsl_get_rx_frame( struct mgsl_struct *info );
 768 static bool mgsl_get_raw_rx_frame( struct mgsl_struct *info );
 769 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info );
 770 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info );
 771 static int num_free_tx_dma_buffers(struct mgsl_struct *info);
 772 static void mgsl_load_tx_dma_buffer( struct mgsl_struct *info, const char *Buffer, unsigned int BufferSize);
 773 static void mgsl_load_pci_memory(char* TargetPtr, const char* SourcePtr, unsigned short count);
 774
 775 /*
 776  * DMA and Shared Memory buffer allocation and formatting
 777  */
 778 static int  mgsl_allocate_dma_buffers(struct mgsl_struct *info);
 779 static void mgsl_free_dma_buffers(struct mgsl_struct *info);
 780 static int  mgsl_alloc_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 781 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 782 static int  mgsl_alloc_buffer_list_memory(struct mgsl_struct *info);
 783 static void mgsl_free_buffer_list_memory(struct mgsl_struct *info);
 784 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 785 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 786 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info);
 787 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info);
 788 static bool load_next_tx_holding_buffer(struct mgsl_struct *info);
 789 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize);
 790
 791 /*
 792  * Bottom half interrupt handlers
 793  */
 794 static void mgsl_bh_handler(struct work_struct *work);
 795 static void mgsl_bh_receive(struct mgsl_struct *info);
 796 static void mgsl_bh_transmit(struct mgsl_struct *info);
 797 static void mgsl_bh_status(struct mgsl_struct *info);
 798
 799 /*
 800  * Interrupt handler routines and dispatch table.
 801  */
 802 static void mgsl_isr_null( struct mgsl_struct *info );
 803 static void mgsl_isr_transmit_data( struct mgsl_struct *info );
 804 static void mgsl_isr_receive_data( struct mgsl_struct *info );
 805 static void mgsl_isr_receive_status( struct mgsl_struct *info );
 806 static void mgsl_isr_transmit_status( struct mgsl_struct *info );
 807 static void mgsl_isr_io_pin( struct mgsl_struct *info );
 808 static void mgsl_isr_misc( struct mgsl_struct *info );
 809 static void mgsl_isr_receive_dma( struct mgsl_struct *info );
 810 static void mgsl_isr_transmit_dma( struct mgsl_struct *info );
 811
 812 typedef void (*isr_dispatch_func)(struct mgsl_struct *);
 813
 814 static isr_dispatch_func UscIsrTable[7] =
 815 {
 816         mgsl_isr_null,
 817         mgsl_isr_misc,
 818         mgsl_isr_io_pin,
 819         mgsl_isr_transmit_data,
 820         mgsl_isr_transmit_status,
 821         mgsl_isr_receive_data,
 822         mgsl_isr_receive_status
 823 };
 824
 825 /*
 826  * ioctl call handlers
 827  */
 828 static int tiocmget(struct tty_struct *tty, struct file *file);
 829 static int tiocmset(struct tty_struct *tty, struct file *file,
 830                     unsigned int set, unsigned int clear);
 831 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount
 832         __user *user_icount);
 833 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS  __user *user_params);
 834 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS  __user *new_params);
 835 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode);
 836 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode);
 837 static int mgsl_txenable(struct mgsl_struct * info, int enable);
 838 static int mgsl_txabort(struct mgsl_struct * info);
 839 static int mgsl_rxenable(struct mgsl_struct * info, int enable);
 840 static int mgsl_wait_event(struct mgsl_struct * info, int __user *mask);
 841 static int mgsl_loopmode_send_done( struct mgsl_struct * info );
 842
 843 /* set non-zero on successful registration with PCI subsystem */
 844 static bool pci_registered;
 845
 846 /*
 847  * Global linked list of SyncLink devices
 848  */
 849 static struct mgsl_struct *mgsl_device_list;
 850 static int mgsl_device_count;
 851
 852 /*
 853  * Set this param to non-zero to load eax with the
 854  * .text section address and breakpoint on module load.
 855  * This is useful for use with gdb and add-symbol-file command.
 856  */
 857 static int break_on_load;
 858
 859 /*
 860  * Driver major number, defaults to zero to get auto
 861  * assigned major number. May be forced as module parameter.
 862  */
 863 static int ttymajor;
 864
 865 /*
 866  * Array of user specified options for ISA adapters.
 867  */
 868 static int io[MAX_ISA_DEVICES];
 869 static int irq[MAX_ISA_DEVICES];
 870 static int dma[MAX_ISA_DEVICES];
 871 static int debug_level;
 872 static int maxframe[MAX_TOTAL_DEVICES];
 873 static int dosyncppp[MAX_TOTAL_DEVICES];
 874 static int txdmabufs[MAX_TOTAL_DEVICES];
 875 static int txholdbufs[MAX_TOTAL_DEVICES];
 876
 877 module_param(break_on_load, bool, 0);
 878 module_param(ttymajor, int, 0);
 879 module_param_array(io, int, NULL, 0);
 880 module_param_array(irq, int, NULL, 0);
 881 module_param_array(dma, int, NULL, 0);
 882 module_param(debug_level, int, 0);
 883 module_param_array(maxframe, int, NULL, 0);
 884 module_param_array(dosyncppp, int, NULL, 0);
 885 module_param_array(txdmabufs, int, NULL, 0);
 886 module_param_array(txholdbufs, int, NULL, 0);
 887
 888 static char *driver_name = "SyncLink serial driver";
 889 static char *driver_version = "$Revision: 4.38 $";
 890
 891 static int synclink_init_one (struct pci_dev *dev,
 892                                      const struct pci_device_id *ent);
 893 static void synclink_remove_one (struct pci_dev *dev);
 894
 895 static struct pci_device_id synclink_pci_tbl[] = {
 896         { PCI_VENDOR_ID_MICROGATE, PCI_DEVICE_ID_MICROGATE_USC, PCI_ANY_ID, PCI_ANY_ID, },
 897         { PCI_VENDOR_ID_MICROGATE, 0x0210, PCI_ANY_ID, PCI_ANY_ID, },
 898         { 0, }, /* terminate list */
 899 };
 900 MODULE_DEVICE_TABLE(pci, synclink_pci_tbl);
 901
 902 MODULE_LICENSE("GPL");
 903
 904 static struct pci_driver synclink_pci_driver = {
 905         .name           = "synclink",
 906         .id_table       = synclink_pci_tbl,
 907         .probe          = synclink_init_one,
 908         .remove         = __devexit_p(synclink_remove_one),
 909 };
 910
 911 static struct tty_driver *serial_driver;
 912
 913 /* number of characters left in xmit buffer before we ask for more */
 914 #define WAKEUP_CHARS 256
 915
 916
 917 static void mgsl_change_params(struct mgsl_struct *info);
 918 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout);
 919
 920 /*
 921  * 1st function defined in .text section. Calling this function in
 922  * init_module() followed by a breakpoint allows a remote debugger
 923  * (gdb) to get the .text address for the add-symbol-file command.
 924  * This allows remote debugging of dynamically loadable modules.
 925  */
 926 static void* mgsl_get_text_ptr(void)
 927 {
 928         return mgsl_get_text_ptr;
 929 }
 930
 931 static inline int mgsl_paranoia_check(struct mgsl_struct *info,
 932                                         char *name, const char *routine)
 933 {
 934 #ifdef MGSL_PARANOIA_CHECK
 935         static const char *badmagic =
 936                 "Warning: bad magic number for mgsl struct (%s) in %s\n";
 937         static const char *badinfo =
 938                 "Warning: null mgsl_struct for (%s) in %s\n";
 939
 940         if (!info) {
 941                 printk(badinfo, name, routine);
 942                 return 1;
 943         }
 944         if (info->magic != MGSL_MAGIC) {
 945                 printk(badmagic, name, routine);
 946                 return 1;
 947         }
 948 #else
 949         if (!info)
 950                 return 1;
 951 #endif
 952         return 0;
 953 }
 954
 955 /**
 956  * line discipline callback wrappers
 957  *
 958  * The wrappers maintain line discipline references
 959  * while calling into the line discipline.
 960  *
 961  * ldisc_receive_buf  - pass receive data to line discipline
 962  */
 963
 964 static void ldisc_receive_buf(struct tty_struct *tty,
 965                               const __u8 *data, char *flags, int count)
 966 {
 967         struct tty_ldisc *ld;
 968         if (!tty)
 969                 return;
 970         ld = tty_ldisc_ref(tty);
 971         if (ld) {
 972                 if (ld->ops->receive_buf)
 973                         ld->ops->receive_buf(tty, data, flags, count);
 974                 tty_ldisc_deref(ld);
 975         }
 976 }
 977
 978 /* mgsl_stop()          throttle (stop) transmitter
 979  *
 980  * Arguments:           tty     pointer to tty info structure
 981  * Return Value:        None
 982  */
 983 static void mgsl_stop(struct tty_struct *tty)
 984 {
 985         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
 986         unsigned long flags;
 987
 988         if (mgsl_paranoia_check(info, tty->name, "mgsl_stop"))
 989                 return;
 990
 991         if ( debug_level >= DEBUG_LEVEL_INFO )
 992                 printk("mgsl_stop(%s)\n",info->device_name);
 993
 994         spin_lock_irqsave(&info->irq_spinlock,flags);
 995         if (info->tx_enabled)
 996                 usc_stop_transmitter(info);
 997         spin_unlock_irqrestore(&info->irq_spinlock,flags);
 998
 999 }       /* end of mgsl_stop() */
1000
1001 /* mgsl_start()         release (start) transmitter
1002  *
1003  * Arguments:           tty     pointer to tty info structure
1004  * Return Value:        None
1005  */
1006 static void mgsl_start(struct tty_struct *tty)
1007 {
1008         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
1009         unsigned long flags;
1010
1011         if (mgsl_paranoia_check(info, tty->name, "mgsl_start"))
1012                 return;
1013
1014         if ( debug_level >= DEBUG_LEVEL_INFO )
1015                 printk("mgsl_start(%s)\n",info->device_name);
1016
1017         spin_lock_irqsave(&info->irq_spinlock,flags);
1018         if (!info->tx_enabled)
1019                 usc_start_transmitter(info);
1020         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1021
1022 }       /* end of mgsl_start() */
1023
1024 /*
1025  * Bottom half work queue access functions
1026  */
1027
1028 /* mgsl_bh_action()     Return next bottom half action to perform.
1029  * Return Value:        BH action code or 0 if nothing to do.
1030  */
1031 static int mgsl_bh_action(struct mgsl_struct *info)
1032 {
1033         unsigned long flags;
1034         int rc = 0;
1035
1036         spin_lock_irqsave(&info->irq_spinlock,flags);
1037
1038         if (info->pending_bh & BH_RECEIVE) {
1039                 info->pending_bh &= ~BH_RECEIVE;
1040                 rc = BH_RECEIVE;
1041         } else if (info->pending_bh & BH_TRANSMIT) {
1042                 info->pending_bh &= ~BH_TRANSMIT;
1043                 rc = BH_TRANSMIT;
1044         } else if (info->pending_bh & BH_STATUS) {
1045                 info->pending_bh &= ~BH_STATUS;
1046                 rc = BH_STATUS;
1047         }
1048
1049         if (!rc) {
1050                 /* Mark BH routine as complete */
1051                 info->bh_running = false;
1052                 info->bh_requested = false;
1053         }
1054
1055         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1056
1057         return rc;
1058 }
1059
1060 /*
1061  *      Perform bottom half processing of work items queued by ISR.
1062  */
1063 static void mgsl_bh_handler(struct work_struct *work)
1064 {
1065         struct mgsl_struct *info =
1066                 container_of(work, struct mgsl_struct, task);
1067         int action;
1068
1069         if (!info)
1070                 return;
1071
1072         if ( debug_level >= DEBUG_LEVEL_BH )
1073                 printk( "%s(%d):mgsl_bh_handler(%s) entry\n",
1074                         __FILE__,__LINE__,info->device_name);
1075
1076         info->bh_running = true;
1077
1078         while((action = mgsl_bh_action(info)) != 0) {
1079
1080                 /* Process work item */
1081                 if ( debug_level >= DEBUG_LEVEL_BH )
1082                         printk( "%s(%d):mgsl_bh_handler() work item action=%d\n",
1083                                 __FILE__,__LINE__,action);
1084
1085                 switch (action) {
1086
1087                 case BH_RECEIVE:
1088                         mgsl_bh_receive(info);
1089                         break;
1090                 case BH_TRANSMIT:
1091                         mgsl_bh_transmit(info);
1092                         break;
1093                 case BH_STATUS:
1094                         mgsl_bh_status(info);
1095                         break;
1096                 default:
1097                         /* unknown work item ID */
1098                         printk("Unknown work item ID=%08X!\n", action);
1099                         break;
1100                 }
1101         }
1102
1103         if ( debug_level >= DEBUG_LEVEL_BH )
1104                 printk( "%s(%d):mgsl_bh_handler(%s) exit\n",
1105                         __FILE__,__LINE__,info->device_name);
1106 }
1107
1108 static void mgsl_bh_receive(struct mgsl_struct *info)
1109 {
1110         bool (*get_rx_frame)(struct mgsl_struct *info) =
1111                 (info->params.mode == MGSL_MODE_HDLC ? mgsl_get_rx_frame : mgsl_get_raw_rx_frame);
1112
1113         if ( debug_level >= DEBUG_LEVEL_BH )
1114                 printk( "%s(%d):mgsl_bh_receive(%s)\n",
1115                         __FILE__,__LINE__,info->device_name);
1116
1117         do
1118         {
1119                 if (info->rx_rcc_underrun) {
1120                         unsigned long flags;
1121                         spin_lock_irqsave(&info->irq_spinlock,flags);
1122                         usc_start_receiver(info);
1123                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1124                         return;
1125                 }
1126         } while(get_rx_frame(info));
1127 }
1128
1129 static void mgsl_bh_transmit(struct mgsl_struct *info)
1130 {
1131         struct tty_struct *tty = info->port.tty;
1132         unsigned long flags;
1133
1134         if ( debug_level >= DEBUG_LEVEL_BH )
1135                 printk( "%s(%d):mgsl_bh_transmit() entry on %s\n",
1136                         __FILE__,__LINE__,info->device_name);
1137
1138         if (tty)
1139                 tty_wakeup(tty);
1140
1141         /* if transmitter idle and loopmode_send_done_requested
1142          * then start echoing RxD to TxD
1143          */
1144         spin_lock_irqsave(&info->irq_spinlock,flags);
1145         if ( !info->tx_active && info->loopmode_send_done_requested )
1146                 usc_loopmode_send_done( info );
1147         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1148 }
1149
1150 static void mgsl_bh_status(struct mgsl_struct *info)
1151 {
1152         if ( debug_level >= DEBUG_LEVEL_BH )
1153                 printk( "%s(%d):mgsl_bh_status() entry on %s\n",
1154                         __FILE__,__LINE__,info->device_name);
1155
1156         info->ri_chkcount = 0;
1157         info->dsr_chkcount = 0;
1158         info->dcd_chkcount = 0;
1159         info->cts_chkcount = 0;
1160 }
1161
1162 /* mgsl_isr_receive_status()
1163  *
1164  *      Service a receive status interrupt. The type of status
1165  *      interrupt is indicated by the state of the RCSR.
1166  *      This is only used for HDLC mode.
1167  *
1168  * Arguments:           info    pointer to device instance data
1169  * Return Value:        None
1170  */
1171 static void mgsl_isr_receive_status( struct mgsl_struct *info )
1172 {
1173         u16 status = usc_InReg( info, RCSR );
1174
1175         if ( debug_level >= DEBUG_LEVEL_ISR )
1176                 printk("%s(%d):mgsl_isr_receive_status status=%04X\n",
1177                         __FILE__,__LINE__,status);
1178
1179         if ( (status & RXSTATUS_ABORT_RECEIVED) &&
1180                 info->loopmode_insert_requested &&
1181                 usc_loopmode_active(info) )
1182         {
1183                 ++info->icount.rxabort;
1184                 info->loopmode_insert_requested = false;
1185
1186                 /* clear CMR:13 to start echoing RxD to TxD */
1187                 info->cmr_value &= ~BIT13;
1188                 usc_OutReg(info, CMR, info->cmr_value);
1189
1190                 /* disable received abort irq (no longer required) */
1191                 usc_OutReg(info, RICR,
1192                         (usc_InReg(info, RICR) & ~RXSTATUS_ABORT_RECEIVED));
1193         }
1194
1195         if (status & (RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED)) {
1196                 if (status & RXSTATUS_EXITED_HUNT)
1197                         info->icount.exithunt++;
1198                 if (status & RXSTATUS_IDLE_RECEIVED)
1199                         info->icount.rxidle++;
1200                 wake_up_interruptible(&info->event_wait_q);
1201         }
1202
1203         if (status & RXSTATUS_OVERRUN){
1204                 info->icount.rxover++;
1205                 usc_process_rxoverrun_sync( info );
1206         }
1207
1208         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
1209         usc_UnlatchRxstatusBits( info, status );
1210
1211 }       /* end of mgsl_isr_receive_status() */
1212
1213 /* mgsl_isr_transmit_status()
1214  *
1215  *      Service a transmit status interrupt
1216  *      HDLC mode :end of transmit frame
1217  *      Async mode:all data is sent
1218  *      transmit status is indicated by bits in the TCSR.
1219  *
1220  * Arguments:           info           pointer to device instance data
1221  * Return Value:        None
1222  */
1223 static void mgsl_isr_transmit_status( struct mgsl_struct *info )
1224 {
1225         u16 status = usc_InReg( info, TCSR );
1226
1227         if ( debug_level >= DEBUG_LEVEL_ISR )
1228                 printk("%s(%d):mgsl_isr_transmit_status status=%04X\n",
1229                         __FILE__,__LINE__,status);
1230
1231         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
1232         usc_UnlatchTxstatusBits( info, status );
1233
1234         if ( status & (TXSTATUS_UNDERRUN | TXSTATUS_ABORT_SENT) )
1235         {
1236                 /* finished sending HDLC abort. This may leave  */
1237                 /* the TxFifo with data from the aborted frame  */
1238                 /* so purge the TxFifo. Also shutdown the DMA   */
1239                 /* channel in case there is data remaining in   */
1240                 /* the DMA buffer                               */
1241                 usc_DmaCmd( info, DmaCmd_ResetTxChannel );
1242                 usc_RTCmd( info, RTCmd_PurgeTxFifo );
1243         }
1244
1245         if ( status & TXSTATUS_EOF_SENT )
1246                 info->icount.txok++;
1247         else if ( status & TXSTATUS_UNDERRUN )
1248                 info->icount.txunder++;
1249         else if ( status & TXSTATUS_ABORT_SENT )
1250                 info->icount.txabort++;
1251         else
1252                 info->icount.txunder++;
1253
1254         info->tx_active = false;
1255         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1256         del_timer(&info->tx_timer);
1257
1258         if ( info->drop_rts_on_tx_done ) {
1259                 usc_get_serial_signals( info );
1260                 if ( info->serial_signals & SerialSignal_RTS ) {
1261                         info->serial_signals &= ~SerialSignal_RTS;
1262                         usc_set_serial_signals( info );
1263                 }
1264                 info->drop_rts_on_tx_done = false;
1265         }
1266
1267 #if SYNCLINK_GENERIC_HDLC
1268         if (info->netcount)
1269                 hdlcdev_tx_done(info);
1270         else
1271 #endif
1272         {
1273                 if (info->port.tty->stopped || info->port.tty->hw_stopped) {
1274                         usc_stop_transmitter(info);
1275                         return;
1276                 }
1277                 info->pending_bh |= BH_TRANSMIT;
1278         }
1279
1280 }       /* end of mgsl_isr_transmit_status() */
1281
1282 /* mgsl_isr_io_pin()
1283  *
1284  *      Service an Input/Output pin interrupt. The type of
1285  *      interrupt is indicated by bits in the MISR
1286  *
1287  * Arguments:           info           pointer to device instance data
1288  * Return Value:        None
1289  */
1290 static void mgsl_isr_io_pin( struct mgsl_struct *info )
1291 {
1292         struct  mgsl_icount *icount;
1293         u16 status = usc_InReg( info, MISR );
1294
1295         if ( debug_level >= DEBUG_LEVEL_ISR )
1296                 printk("%s(%d):mgsl_isr_io_pin status=%04X\n",
1297                         __FILE__,__LINE__,status);
1298
1299         usc_ClearIrqPendingBits( info, IO_PIN );
1300         usc_UnlatchIostatusBits( info, status );
1301
1302         if (status & (MISCSTATUS_CTS_LATCHED | MISCSTATUS_DCD_LATCHED |
1303                       MISCSTATUS_DSR_LATCHED | MISCSTATUS_RI_LATCHED) ) {
1304                 icount = &info->icount;
1305                 /* update input line counters */
1306                 if (status & MISCSTATUS_RI_LATCHED) {
1307                         if ((info->ri_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1308                                 usc_DisablestatusIrqs(info,SICR_RI);
1309                         icount->rng++;
1310                         if ( status & MISCSTATUS_RI )
1311                                 info->input_signal_events.ri_up++;
1312                         else
1313                                 info->input_signal_events.ri_down++;
1314                 }
1315                 if (status & MISCSTATUS_DSR_LATCHED) {
1316                         if ((info->dsr_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1317                                 usc_DisablestatusIrqs(info,SICR_DSR);
1318                         icount->dsr++;
1319                         if ( status & MISCSTATUS_DSR )
1320                                 info->input_signal_events.dsr_up++;
1321                         else
1322                                 info->input_signal_events.dsr_down++;
1323                 }
1324                 if (status & MISCSTATUS_DCD_LATCHED) {
1325                         if ((info->dcd_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1326                                 usc_DisablestatusIrqs(info,SICR_DCD);
1327                         icount->dcd++;
1328                         if (status & MISCSTATUS_DCD) {
1329                                 info->input_signal_events.dcd_up++;
1330                         } else
1331                                 info->input_signal_events.dcd_down++;
1332 #if SYNCLINK_GENERIC_HDLC
1333                         if (info->netcount) {
1334                                 if (status & MISCSTATUS_DCD)
1335                                         netif_carrier_on(info->netdev);
1336                                 else
1337                                         netif_carrier_off(info->netdev);
1338                         }
1339 #endif
1340                 }
1341                 if (status & MISCSTATUS_CTS_LATCHED)
1342                 {
1343                         if ((info->cts_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1344                                 usc_DisablestatusIrqs(info,SICR_CTS);
1345                         icount->cts++;
1346                         if ( status & MISCSTATUS_CTS )
1347                                 info->input_signal_events.cts_up++;
1348                         else
1349                                 info->input_signal_events.cts_down++;
1350                 }
1351                 wake_up_interruptible(&info->status_event_wait_q);
1352                 wake_up_interruptible(&info->event_wait_q);
1353
1354                 if ( (info->port.flags & ASYNC_CHECK_CD) &&
1355                      (status & MISCSTATUS_DCD_LATCHED) ) {
1356                         if ( debug_level >= DEBUG_LEVEL_ISR )
1357                                 printk("%s CD now %s...", info->device_name,
1358                                        (status & MISCSTATUS_DCD) ? "on" : "off");
1359                         if (status & MISCSTATUS_DCD)
1360                                 wake_up_interruptible(&info->port.open_wait);
1361                         else {
1362                                 if ( debug_level >= DEBUG_LEVEL_ISR )
1363                                         printk("doing serial hangup...");
1364                                 if (info->port.tty)
1365                                         tty_hangup(info->port.tty);
1366                         }
1367                 }
1368
1369                 if ( (info->port.flags & ASYNC_CTS_FLOW) &&
1370                      (status & MISCSTATUS_CTS_LATCHED) ) {
1371                         if (info->port.tty->hw_stopped) {
1372                                 if (status & MISCSTATUS_CTS) {
1373                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1374                                                 printk("CTS tx start...");
1375                                         if (info->port.tty)
1376                                                 info->port.tty->hw_stopped = 0;
1377                                         usc_start_transmitter(info);
1378                                         info->pending_bh |= BH_TRANSMIT;
1379                                         return;
1380                                 }
1381                         } else {
1382                                 if (!(status & MISCSTATUS_CTS)) {
1383                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1384                                                 printk("CTS tx stop...");
1385                                         if (info->port.tty)
1386                                                 info->port.tty->hw_stopped = 1;
1387                                         usc_stop_transmitter(info);
1388                                 }
1389                         }
1390                 }
1391         }
1392
1393         info->pending_bh |= BH_STATUS;
1394
1395         /* for diagnostics set IRQ flag */
1396         if ( status & MISCSTATUS_TXC_LATCHED ){
1397                 usc_OutReg( info, SICR,
1398                         (unsigned short)(usc_InReg(info,SICR) & ~(SICR_TXC_ACTIVE+SICR_TXC_INACTIVE)) );
1399                 usc_UnlatchIostatusBits( info, MISCSTATUS_TXC_LATCHED );
1400                 info->irq_occurred = true;
1401         }
1402
1403 }       /* end of mgsl_isr_io_pin() */
1404
1405 /* mgsl_isr_transmit_data()
1406  *
1407  *      Service a transmit data interrupt (async mode only).
1408  *
1409  * Arguments:           info    pointer to device instance data
1410  * Return Value:        None
1411  */
1412 static void mgsl_isr_transmit_data( struct mgsl_struct *info )
1413 {
1414         if ( debug_level >= DEBUG_LEVEL_ISR )
1415                 printk("%s(%d):mgsl_isr_transmit_data xmit_cnt=%d\n",
1416                         __FILE__,__LINE__,info->xmit_cnt);
1417
1418         usc_ClearIrqPendingBits( info, TRANSMIT_DATA );
1419
1420         if (info->port.tty->stopped || info->port.tty->hw_stopped) {
1421                 usc_stop_transmitter(info);
1422                 return;
1423         }
1424
1425         if ( info->xmit_cnt )
1426                 usc_load_txfifo( info );
1427         else
1428                 info->tx_active = false;
1429
1430         if (info->xmit_cnt < WAKEUP_CHARS)
1431                 info->pending_bh |= BH_TRANSMIT;
1432
1433 }       /* end of mgsl_isr_transmit_data() */
1434
1435 /* mgsl_isr_receive_data()
1436  *
1437  *      Service a receive data interrupt. This occurs
1438  *      when operating in asynchronous interrupt transfer mode.
1439  *      The receive data FIFO is flushed to the receive data buffers.
1440  *
1441  * Arguments:           info            pointer to device instance data
1442  * Return Value:        None
1443  */
1444 static void mgsl_isr_receive_data( struct mgsl_struct *info )
1445 {
1446         int Fifocount;
1447         u16 status;
1448         int work = 0;
1449         unsigned char DataByte;
1450         struct tty_struct *tty = info->port.tty;
1451         struct  mgsl_icount *icount = &info->icount;
1452
1453         if ( debug_level >= DEBUG_LEVEL_ISR )
1454                 printk("%s(%d):mgsl_isr_receive_data\n",
1455                         __FILE__,__LINE__);
1456
1457         usc_ClearIrqPendingBits( info, RECEIVE_DATA );
1458
1459         /* select FIFO status for RICR readback */
1460         usc_RCmd( info, RCmd_SelectRicrRxFifostatus );
1461
1462         /* clear the Wordstatus bit so that status readback */
1463         /* only reflects the status of this byte */
1464         usc_OutReg( info, RICR+LSBONLY, (u16)(usc_InReg(info, RICR+LSBONLY) & ~BIT3 ));
1465
1466         /* flush the receive FIFO */
1467
1468         while( (Fifocount = (usc_InReg(info,RICR) >> 8)) ) {
1469                 int flag;
1470
1471                 /* read one byte from RxFIFO */
1472                 outw( (inw(info->io_base + CCAR) & 0x0780) | (RDR+LSBONLY),
1473                       info->io_base + CCAR );
1474                 DataByte = inb( info->io_base + CCAR );
1475
1476                 /* get the status of the received byte */
1477                 status = usc_InReg(info, RCSR);
1478                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1479                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) )
1480                         usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
1481
1482                 icount->rx++;
1483
1484                 flag = 0;
1485                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1486                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) ) {
1487                         printk("rxerr=%04X\n",status);
1488                         /* update error statistics */
1489                         if ( status & RXSTATUS_BREAK_RECEIVED ) {
1490                                 status &= ~(RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR);
1491                                 icount->brk++;
1492                         } else if (status & RXSTATUS_PARITY_ERROR)
1493                                 icount->parity++;
1494                         else if (status & RXSTATUS_FRAMING_ERROR)
1495                                 icount->frame++;
1496                         else if (status & RXSTATUS_OVERRUN) {
1497                                 /* must issue purge fifo cmd before */
1498                                 /* 16C32 accepts more receive chars */
1499                                 usc_RTCmd(info,RTCmd_PurgeRxFifo);
1500                                 icount->overrun++;
1501                         }
1502
1503                         /* discard char if tty control flags say so */
1504                         if (status & info->ignore_status_mask)
1505                                 continue;
1506
1507                         status &= info->read_status_mask;
1508
1509                         if (status & RXSTATUS_BREAK_RECEIVED) {
1510                                 flag = TTY_BREAK;
1511                                 if (info->port.flags & ASYNC_SAK)
1512                                         do_SAK(tty);
1513                         } else if (status & RXSTATUS_PARITY_ERROR)
1514                                 flag = TTY_PARITY;
1515                         else if (status & RXSTATUS_FRAMING_ERROR)
1516                                 flag = TTY_FRAME;
1517                 }       /* end of if (error) */
1518                 tty_insert_flip_char(tty, DataByte, flag);
1519                 if (status & RXSTATUS_OVERRUN) {
1520                         /* Overrun is special, since it's
1521                          * reported immediately, and doesn't
1522                          * affect the current character
1523                          */
1524                         work += tty_insert_flip_char(tty, 0, TTY_OVERRUN);
1525                 }
1526         }
1527
1528         if ( debug_level >= DEBUG_LEVEL_ISR ) {
1529                 printk("%s(%d):rx=%d brk=%d parity=%d frame=%d overrun=%d\n",
1530                         __FILE__,__LINE__,icount->rx,icount->brk,
1531                         icount->parity,icount->frame,icount->overrun);
1532         }
1533
1534         if(work)
1535                 tty_flip_buffer_push(tty);
1536 }
1537
1538 /* mgsl_isr_misc()
1539  *
1540  *      Service a miscellaneous interrupt source.
1541  *
1542  * Arguments:           info            pointer to device extension (instance data)
1543  * Return Value:        None
1544  */
1545 static void mgsl_isr_misc( struct mgsl_struct *info )
1546 {
1547         u16 status = usc_InReg( info, MISR );
1548
1549         if ( debug_level >= DEBUG_LEVEL_ISR )
1550                 printk("%s(%d):mgsl_isr_misc status=%04X\n",
1551                         __FILE__,__LINE__,status);
1552
1553         if ((status & MISCSTATUS_RCC_UNDERRUN) &&
1554             (info->params.mode == MGSL_MODE_HDLC)) {
1555
1556                 /* turn off receiver and rx DMA */
1557                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
1558                 usc_DmaCmd(info, DmaCmd_ResetRxChannel);
1559                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
1560                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
1561                 usc_DisableInterrupts(info, RECEIVE_DATA + RECEIVE_STATUS);
1562
1563                 /* schedule BH handler to restart receiver */
1564                 info->pending_bh |= BH_RECEIVE;
1565                 info->rx_rcc_underrun = true;
1566         }
1567
1568         usc_ClearIrqPendingBits( info, MISC );
1569         usc_UnlatchMiscstatusBits( info, status );
1570
1571 }       /* end of mgsl_isr_misc() */
1572
1573 /* mgsl_isr_null()
1574  *
1575  *      Services undefined interrupt vectors from the
1576  *      USC. (hence this function SHOULD never be called)
1577  *
1578  * Arguments:           info            pointer to device extension (instance data)
1579  * Return Value:        None
1580  */
1581 static void mgsl_isr_null( struct mgsl_struct *info )
1582 {
1583
1584 }       /* end of mgsl_isr_null() */
1585
1586 /* mgsl_isr_receive_dma()
1587  *
1588  *      Service a receive DMA channel interrupt.
1589  *      For this driver there are two sources of receive DMA interrupts
1590  *      as identified in the Receive DMA mode Register (RDMR):
1591  *
1592  *      BIT3    EOA/EOL         End of List, all receive buffers in receive
1593  *                              buffer list have been filled (no more free buffers
1594  *                              available). The DMA controller has shut down.
1595  *
1596  *      BIT2    EOB             End of Buffer. This interrupt occurs when a receive
1597  *                              DMA buffer is terminated in response to completion
1598  *                              of a good frame or a frame with errors. The status
1599  *                              of the frame is stored in the buffer entry in the
1600  *                              list of receive buffer entries.
1601  *
1602  * Arguments:           info            pointer to device instance data
1603  * Return Value:        None
1604  */
1605 static void mgsl_isr_receive_dma( struct mgsl_struct *info )
1606 {
1607         u16 status;
1608
1609         /* clear interrupt pending and IUS bit for Rx DMA IRQ */
1610         usc_OutDmaReg( info, CDIR, BIT9+BIT1 );
1611
1612         /* Read the receive DMA status to identify interrupt type. */
1613         /* This also clears the status bits. */
1614         status = usc_InDmaReg( info, RDMR );
1615
1616         if ( debug_level >= DEBUG_LEVEL_ISR )
1617                 printk("%s(%d):mgsl_isr_receive_dma(%s) status=%04X\n",
1618                         __FILE__,__LINE__,info->device_name,status);
1619
1620         info->pending_bh |= BH_RECEIVE;
1621
1622         if ( status & BIT3 ) {
1623                 info->rx_overflow = true;
1624                 info->icount.buf_overrun++;
1625         }
1626
1627 }       /* end of mgsl_isr_receive_dma() */
1628
1629 /* mgsl_isr_transmit_dma()
1630  *
1631  *      This function services a transmit DMA channel interrupt.
1632  *
1633  *      For this driver there is one source of transmit DMA interrupts
1634  *      as identified in the Transmit DMA Mode Register (TDMR):
1635  *
1636  *      BIT2  EOB       End of Buffer. This interrupt occurs when a
1637  *                      transmit DMA buffer has been emptied.
1638  *
1639  *      The driver maintains enough transmit DMA buffers to hold at least
1640  *      one max frame size transmit frame. When operating in a buffered
1641  *      transmit mode, there may be enough transmit DMA buffers to hold at
1642  *      least two or more max frame size frames. On an EOB condition,
1643  *      determine if there are any queued transmit buffers and copy into
1644  *      transmit DMA buffers if we have room.
1645  *
1646  * Arguments:           info            pointer to device instance data
1647  * Return Value:        None
1648  */
1649 static void mgsl_isr_transmit_dma( struct mgsl_struct *info )
1650 {
1651         u16 status;
1652
1653         /* clear interrupt pending and IUS bit for Tx DMA IRQ */
1654         usc_OutDmaReg(info, CDIR, BIT8+BIT0 );
1655
1656         /* Read the transmit DMA status to identify interrupt type. */
1657         /* This also clears the status bits. */
1658
1659         status = usc_InDmaReg( info, TDMR );
1660
1661         if ( debug_level >= DEBUG_LEVEL_ISR )
1662                 printk("%s(%d):mgsl_isr_transmit_dma(%s) status=%04X\n",
1663                         __FILE__,__LINE__,info->device_name,status);
1664
1665         if ( status & BIT2 ) {
1666                 --info->tx_dma_buffers_used;
1667
1668                 /* if there are transmit frames queued,
1669                  *  try to load the next one
1670                  */
1671                 if ( load_next_tx_holding_buffer(info) ) {
1672                         /* if call returns non-zero value, we have
1673                          * at least one free tx holding buffer
1674                          */
1675                         info->pending_bh |= BH_TRANSMIT;
1676                 }
1677         }
1678
1679 }       /* end of mgsl_isr_transmit_dma() */
1680
1681 /* mgsl_interrupt()
1682  *
1683  *      Interrupt service routine entry point.
1684  *
1685  * Arguments:
1686  *
1687  *      irq             interrupt number that caused interrupt
1688  *      dev_id          device ID supplied during interrupt registration
1689  *
1690  * Return Value: None
1691  */
1692 static irqreturn_t mgsl_interrupt(int dummy, void *dev_id)
1693 {
1694         struct mgsl_struct *info = dev_id;
1695         u16 UscVector;
1696         u16 DmaVector;
1697
1698         if ( debug_level >= DEBUG_LEVEL_ISR )
1699                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)entry.\n",
1700                         __FILE__, __LINE__, info->irq_level);
1701
1702         spin_lock(&info->irq_spinlock);
1703
1704         for(;;) {
1705                 /* Read the interrupt vectors from hardware. */
1706                 UscVector = usc_InReg(info, IVR) >> 9;
1707                 DmaVector = usc_InDmaReg(info, DIVR);
1708
1709                 if ( debug_level >= DEBUG_LEVEL_ISR )
1710                         printk("%s(%d):%s UscVector=%08X DmaVector=%08X\n",
1711                                 __FILE__,__LINE__,info->device_name,UscVector,DmaVector);
1712
1713                 if ( !UscVector && !DmaVector )
1714                         break;
1715
1716                 /* Dispatch interrupt vector */
1717                 if ( UscVector )
1718                         (*UscIsrTable[UscVector])(info);
1719                 else if ( (DmaVector&(BIT10|BIT9)) == BIT10)
1720                         mgsl_isr_transmit_dma(info);
1721                 else
1722                         mgsl_isr_receive_dma(info);
1723
1724                 if ( info->isr_overflow ) {
1725                         printk(KERN_ERR "%s(%d):%s isr overflow irq=%d\n",
1726                                 __FILE__, __LINE__, info->device_name, info->irq_level);
1727                         usc_DisableMasterIrqBit(info);
1728                         usc_DisableDmaInterrupts(info,DICR_MASTER);
1729                         break;
1730                 }
1731         }
1732
1733         /* Request bottom half processing if there's something
1734          * for it to do and the bh is not already running
1735          */
1736
1737         if ( info->pending_bh && !info->bh_running && !info->bh_requested ) {
1738                 if ( debug_level >= DEBUG_LEVEL_ISR )
1739                         printk("%s(%d):%s queueing bh task.\n",
1740                                 __FILE__,__LINE__,info->device_name);
1741                 schedule_work(&info->task);
1742                 info->bh_requested = true;
1743         }
1744
1745         spin_unlock(&info->irq_spinlock);
1746
1747         if ( debug_level >= DEBUG_LEVEL_ISR )
1748                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)exit.\n",
1749                         __FILE__, __LINE__, info->irq_level);
1750
1751         return IRQ_HANDLED;
1752 }       /* end of mgsl_interrupt() */
1753
1754 /* startup()
1755  *
1756  *      Initialize and start device.
1757  *
1758  * Arguments:           info    pointer to device instance data
1759  * Return Value:        0 if success, otherwise error code
1760  */
1761 static int startup(struct mgsl_struct * info)
1762 {
1763         int retval = 0;
1764
1765         if ( debug_level >= DEBUG_LEVEL_INFO )
1766                 printk("%s(%d):mgsl_startup(%s)\n",__FILE__,__LINE__,info->device_name);
1767
1768         if (info->port.flags & ASYNC_INITIALIZED)
1769                 return 0;
1770
1771         if (!info->xmit_buf) {
1772                 /* allocate a page of memory for a transmit buffer */
1773                 info->xmit_buf = (unsigned char *)get_zeroed_page(GFP_KERNEL);
1774                 if (!info->xmit_buf) {
1775                         printk(KERN_ERR"%s(%d):%s can't allocate transmit buffer\n",
1776                                 __FILE__,__LINE__,info->device_name);
1777                         return -ENOMEM;
1778                 }
1779         }
1780
1781         info->pending_bh = 0;
1782
1783         memset(&info->icount, 0, sizeof(info->icount));
1784
1785         setup_timer(&info->tx_timer, mgsl_tx_timeout, (unsigned long)info);
1786
1787         /* Allocate and claim adapter resources */
1788         retval = mgsl_claim_resources(info);
1789
1790         /* perform existence check and diagnostics */
1791         if ( !retval )
1792                 retval = mgsl_adapter_test(info);
1793
1794         if ( retval ) {
1795                 if (capable(CAP_SYS_ADMIN) && info->port.tty)
1796                         set_bit(TTY_IO_ERROR, &info->port.tty->flags);
1797                 mgsl_release_resources(info);
1798                 return retval;
1799         }
1800
1801         /* program hardware for current parameters */
1802         mgsl_change_params(info);
1803
1804         if (info->port.tty)
1805                 clear_bit(TTY_IO_ERROR, &info->port.tty->flags);
1806
1807         info->port.flags |= ASYNC_INITIALIZED;
1808
1809         return 0;
1810
1811 }       /* end of startup() */
1812
1813 /* shutdown()
1814  *
1815  * Called by mgsl_close() and mgsl_hangup() to shutdown hardware
1816  *
1817  * Arguments:           info    pointer to device instance data
1818  * Return Value:        None
1819  */
1820 static void shutdown(struct mgsl_struct * info)
1821 {
1822         unsigned long flags;
1823
1824         if (!(info->port.flags & ASYNC_INITIALIZED))
1825                 return;
1826
1827         if (debug_level >= DEBUG_LEVEL_INFO)
1828                 printk("%s(%d):mgsl_shutdown(%s)\n",
1829                          __FILE__,__LINE__, info->device_name );
1830
1831         /* clear status wait queue because status changes */
1832         /* can't happen after shutting down the hardware */
1833         wake_up_interruptible(&info->status_event_wait_q);
1834         wake_up_interruptible(&info->event_wait_q);
1835
1836         del_timer_sync(&info->tx_timer);
1837
1838         if (info->xmit_buf) {
1839                 free_page((unsigned long) info->xmit_buf);
1840                 info->xmit_buf = NULL;
1841         }
1842
1843         spin_lock_irqsave(&info->irq_spinlock,flags);
1844         usc_DisableMasterIrqBit(info);
1845         usc_stop_receiver(info);
1846         usc_stop_transmitter(info);
1847         usc_DisableInterrupts(info,RECEIVE_DATA + RECEIVE_STATUS +
1848                 TRANSMIT_DATA + TRANSMIT_STATUS + IO_PIN + MISC );
1849         usc_DisableDmaInterrupts(info,DICR_MASTER + DICR_TRANSMIT + DICR_RECEIVE);
1850
1851         /* Disable DMAEN (Port 7, Bit 14) */
1852         /* This disconnects the DMA request signal from the ISA bus */
1853         /* on the ISA adapter. This has no effect for the PCI adapter */
1854         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) | BIT14));
1855
1856         /* Disable INTEN (Port 6, Bit12) */
1857         /* This disconnects the IRQ request signal to the ISA bus */
1858         /* on the ISA adapter. This has no effect for the PCI adapter */
1859         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) | BIT12));
1860
1861         if (!info->port.tty || info->port.tty->termios->c_cflag & HUPCL) {
1862                 info->serial_signals &= ~(SerialSignal_DTR + SerialSignal_RTS);
1863                 usc_set_serial_signals(info);
1864         }
1865
1866         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1867
1868         mgsl_release_resources(info);
1869
1870         if (info->port.tty)
1871                 set_bit(TTY_IO_ERROR, &info->port.tty->flags);
1872
1873         info->port.flags &= ~ASYNC_INITIALIZED;
1874
1875 }       /* end of shutdown() */
1876
1877 static void mgsl_program_hw(struct mgsl_struct *info)
1878 {
1879         unsigned long flags;
1880
1881         spin_lock_irqsave(&info->irq_spinlock,flags);
1882
1883         usc_stop_receiver(info);
1884         usc_stop_transmitter(info);
1885         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1886
1887         if (info->params.mode == MGSL_MODE_HDLC ||
1888             info->params.mode == MGSL_MODE_RAW ||
1889             info->netcount)
1890                 usc_set_sync_mode(info);
1891         else
1892                 usc_set_async_mode(info);
1893
1894         usc_set_serial_signals(info);
1895
1896         info->dcd_chkcount = 0;
1897         info->cts_chkcount = 0;
1898         info->ri_chkcount = 0;
1899         info->dsr_chkcount = 0;
1900
1901         usc_EnableStatusIrqs(info,SICR_CTS+SICR_DSR+SICR_DCD+SICR_RI);
1902         usc_EnableInterrupts(info, IO_PIN);
1903         usc_get_serial_signals(info);
1904
1905         if (info->netcount || info->port.tty->termios->c_cflag & CREAD)
1906                 usc_start_receiver(info);
1907
1908         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1909 }
1910
1911 /* Reconfigure adapter based on new parameters
1912  */
1913 static void mgsl_change_params(struct mgsl_struct *info)
1914 {
1915         unsigned cflag;
1916         int bits_per_char;
1917
1918         if (!info->port.tty || !info->port.tty->termios)
1919                 return;
1920
1921         if (debug_level >= DEBUG_LEVEL_INFO)
1922                 printk("%s(%d):mgsl_change_params(%s)\n",
1923                          __FILE__,__LINE__, info->device_name );
1924
1925         cflag = info->port.tty->termios->c_cflag;
1926
1927         /* if B0 rate (hangup) specified then negate DTR and RTS */
1928         /* otherwise assert DTR and RTS */
1929         if (cflag & CBAUD)
1930                 info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
1931         else
1932                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
1933
1934         /* byte size and parity */
1935
1936         switch (cflag & CSIZE) {
1937               case CS5: info->params.data_bits = 5; break;
1938               case CS6: info->params.data_bits = 6; break;
1939               case CS7: info->params.data_bits = 7; break;
1940               case CS8: info->params.data_bits = 8; break;
1941               /* Never happens, but GCC is too dumb to figure it out */
1942               default:  info->params.data_bits = 7; break;
1943               }
1944
1945         if (cflag & CSTOPB)
1946                 info->params.stop_bits = 2;
1947         else
1948                 info->params.stop_bits = 1;
1949
1950         info->params.parity = ASYNC_PARITY_NONE;
1951         if (cflag & PARENB) {
1952                 if (cflag & PARODD)
1953                         info->params.parity = ASYNC_PARITY_ODD;
1954                 else
1955                         info->params.parity = ASYNC_PARITY_EVEN;
1956 #ifdef CMSPAR
1957                 if (cflag & CMSPAR)
1958                         info->params.parity = ASYNC_PARITY_SPACE;
1959 #endif
1960         }
1961
1962         /* calculate number of jiffies to transmit a full
1963          * FIFO (32 bytes) at specified data rate
1964          */
1965         bits_per_char = info->params.data_bits +
1966                         info->params.stop_bits + 1;
1967
1968         /* if port data rate is set to 460800 or less then
1969          * allow tty settings to override, otherwise keep the
1970          * current data rate.
1971          */
1972         if (info->params.data_rate <= 460800)
1973                 info->params.data_rate = tty_get_baud_rate(info->port.tty);
1974
1975         if ( info->params.data_rate ) {
1976                 info->timeout = (32*HZ*bits_per_char) /
1977                                 info->params.data_rate;
1978         }
1979         info->timeout += HZ/50;         /* Add .02 seconds of slop */
1980
1981         if (cflag & CRTSCTS)
1982                 info->port.flags |= ASYNC_CTS_FLOW;
1983         else
1984                 info->port.flags &= ~ASYNC_CTS_FLOW;
1985
1986         if (cflag & CLOCAL)
1987                 info->port.flags &= ~ASYNC_CHECK_CD;
1988         else
1989                 info->port.flags |= ASYNC_CHECK_CD;
1990
1991         /* process tty input control flags */
1992
1993         info->read_status_mask = RXSTATUS_OVERRUN;
1994         if (I_INPCK(info->port.tty))
1995                 info->read_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
1996         if (I_BRKINT(info->port.tty) || I_PARMRK(info->port.tty))
1997                 info->read_status_mask |= RXSTATUS_BREAK_RECEIVED;
1998
1999         if (I_IGNPAR(info->port.tty))
2000                 info->ignore_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
2001         if (I_IGNBRK(info->port.tty)) {
2002                 info->ignore_status_mask |= RXSTATUS_BREAK_RECEIVED;
2003                 /* If ignoring parity and break indicators, ignore
2004                  * overruns too.  (For real raw support).
2005                  */
2006                 if (I_IGNPAR(info->port.tty))
2007                         info->ignore_status_mask |= RXSTATUS_OVERRUN;
2008         }
2009
2010         mgsl_program_hw(info);
2011
2012 }       /* end of mgsl_change_params() */
2013
2014 /* mgsl_put_char()
2015  *
2016  *      Add a character to the transmit buffer.
2017  *
2018  * Arguments:           tty     pointer to tty information structure
2019  *                      ch      character to add to transmit buffer
2020  *
2021  * Return Value:        None
2022  */
2023 static int mgsl_put_char(struct tty_struct *tty, unsigned char ch)
2024 {
2025         struct mgsl_struct *info = tty->driver_data;
2026         unsigned long flags;
2027         int ret = 0;
2028
2029         if (debug_level >= DEBUG_LEVEL_INFO) {
2030                 printk(KERN_DEBUG "%s(%d):mgsl_put_char(%d) on %s\n",
2031                         __FILE__, __LINE__, ch, info->device_name);
2032         }
2033
2034         if (mgsl_paranoia_check(info, tty->name, "mgsl_put_char"))
2035                 return 0;
2036
2037         if (!tty || !info->xmit_buf)
2038                 return 0;
2039
2040         spin_lock_irqsave(&info->irq_spinlock, flags);
2041
2042         if ((info->params.mode == MGSL_MODE_ASYNC ) || !info->tx_active) {
2043                 if (info->xmit_cnt < SERIAL_XMIT_SIZE - 1) {
2044                         info->xmit_buf[info->xmit_head++] = ch;
2045                         info->xmit_head &= SERIAL_XMIT_SIZE-1;
2046                         info->xmit_cnt++;
2047                         ret = 1;
2048                 }
2049         }
2050         spin_unlock_irqrestore(&info->irq_spinlock, flags);
2051         return ret;
2052
2053 }       /* end of mgsl_put_char() */
2054
2055 /* mgsl_flush_chars()
2056  *
2057  *      Enable transmitter so remaining characters in the
2058  *      transmit buffer are sent.
2059  *
2060  * Arguments:           tty     pointer to tty information structure
2061  * Return Value:        None
2062  */
2063 static void mgsl_flush_chars(struct tty_struct *tty)
2064 {
2065         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2066         unsigned long flags;
2067
2068         if ( debug_level >= DEBUG_LEVEL_INFO )
2069                 printk( "%s(%d):mgsl_flush_chars() entry on %s xmit_cnt=%d\n",
2070                         __FILE__,__LINE__,info->device_name,info->xmit_cnt);
2071
2072         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_chars"))
2073                 return;
2074
2075         if (info->xmit_cnt <= 0 || tty->stopped || tty->hw_stopped ||
2076             !info->xmit_buf)
2077                 return;
2078
2079         if ( debug_level >= DEBUG_LEVEL_INFO )
2080                 printk( "%s(%d):mgsl_flush_chars() entry on %s starting transmitter\n",
2081                         __FILE__,__LINE__,info->device_name );
2082
2083         spin_lock_irqsave(&info->irq_spinlock,flags);
2084
2085         if (!info->tx_active) {
2086                 if ( (info->params.mode == MGSL_MODE_HDLC ||
2087                         info->params.mode == MGSL_MODE_RAW) && info->xmit_cnt ) {
2088                         /* operating in synchronous (frame oriented) mode */
2089                         /* copy data from circular xmit_buf to */
2090                         /* transmit DMA buffer. */
2091                         mgsl_load_tx_dma_buffer(info,
2092                                  info->xmit_buf,info->xmit_cnt);
2093                 }
2094                 usc_start_transmitter(info);
2095         }
2096
2097         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2098
2099 }       /* end of mgsl_flush_chars() */
2100
2101 /* mgsl_write()
2102  *
2103  *      Send a block of data
2104  *
2105  * Arguments:
2106  *
2107  *      tty             pointer to tty information structure
2108  *      buf             pointer to buffer containing send data
2109  *      count           size of send data in bytes
2110  *
2111  * Return Value:        number of characters written
2112  */
2113 static int mgsl_write(struct tty_struct * tty,
2114                     const unsigned char *buf, int count)
2115 {
2116         int     c, ret = 0;
2117         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2118         unsigned long flags;
2119
2120         if ( debug_level >= DEBUG_LEVEL_INFO )
2121                 printk( "%s(%d):mgsl_write(%s) count=%d\n",
2122                         __FILE__,__LINE__,info->device_name,count);
2123
2124         if (mgsl_paranoia_check(info, tty->name, "mgsl_write"))
2125                 goto cleanup;
2126
2127         if (!tty || !info->xmit_buf)
2128                 goto cleanup;
2129
2130         if ( info->params.mode == MGSL_MODE_HDLC ||
2131                         info->params.mode == MGSL_MODE_RAW ) {
2132                 /* operating in synchronous (frame oriented) mode */
2133                 /* operating in synchronous (frame oriented) mode */
2134                 if (info->tx_active) {
2135
2136                         if ( info->params.mode == MGSL_MODE_HDLC ) {
2137                                 ret = 0;
2138                                 goto cleanup;
2139                         }
2140                         /* transmitter is actively sending data -
2141                          * if we have multiple transmit dma and
2142                          * holding buffers, attempt to queue this
2143                          * frame for transmission at a later time.
2144                          */
2145                         if (info->tx_holding_count >= info->num_tx_holding_buffers ) {
2146                                 /* no tx holding buffers available */
2147                                 ret = 0;
2148                                 goto cleanup;
2149                         }
2150
2151                         /* queue transmit frame request */
2152                         ret = count;
2153                         save_tx_buffer_request(info,buf,count);
2154
2155                         /* if we have sufficient tx dma buffers,
2156                          * load the next buffered tx request
2157                          */
2158                         spin_lock_irqsave(&info->irq_spinlock,flags);
2159                         load_next_tx_holding_buffer(info);
2160                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2161                         goto cleanup;
2162                 }
2163
2164                 /* if operating in HDLC LoopMode and the adapter  */
2165                 /* has yet to be inserted into the loop, we can't */
2166                 /* transmit                                       */
2167
2168                 if ( (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) &&
2169                         !usc_loopmode_active(info) )
2170                 {
2171                         ret = 0;
2172                         goto cleanup;
2173                 }
2174
2175                 if ( info->xmit_cnt ) {
2176                         /* Send accumulated from send_char() calls */
2177                         /* as frame and wait before accepting more data. */
2178                         ret = 0;
2179
2180                         /* copy data from circular xmit_buf to */
2181                         /* transmit DMA buffer. */
2182                         mgsl_load_tx_dma_buffer(info,
2183                                 info->xmit_buf,info->xmit_cnt);
2184                         if ( debug_level >= DEBUG_LEVEL_INFO )
2185                                 printk( "%s(%d):mgsl_write(%s) sync xmit_cnt flushing\n",
2186                                         __FILE__,__LINE__,info->device_name);
2187                 } else {
2188                         if ( debug_level >= DEBUG_LEVEL_INFO )
2189                                 printk( "%s(%d):mgsl_write(%s) sync transmit accepted\n",
2190                                         __FILE__,__LINE__,info->device_name);
2191                         ret = count;
2192                         info->xmit_cnt = count;
2193                         mgsl_load_tx_dma_buffer(info,buf,count);
2194                 }
2195         } else {
2196                 while (1) {
2197                         spin_lock_irqsave(&info->irq_spinlock,flags);
2198                         c = min_t(int, count,
2199                                 min(SERIAL_XMIT_SIZE - info->xmit_cnt - 1,
2200                                     SERIAL_XMIT_SIZE - info->xmit_head));
2201                         if (c <= 0) {
2202                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2203                                 break;
2204                         }
2205                         memcpy(info->xmit_buf + info->xmit_head, buf, c);
2206                         info->xmit_head = ((info->xmit_head + c) &
2207                                            (SERIAL_XMIT_SIZE-1));
2208                         info->xmit_cnt += c;
2209                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2210                         buf += c;
2211                         count -= c;
2212                         ret += c;
2213                 }
2214         }
2215
2216         if (info->xmit_cnt && !tty->stopped && !tty->hw_stopped) {
2217                 spin_lock_irqsave(&info->irq_spinlock,flags);
2218                 if (!info->tx_active)
2219                         usc_start_transmitter(info);
2220                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2221         }
2222 cleanup:
2223         if ( debug_level >= DEBUG_LEVEL_INFO )
2224                 printk( "%s(%d):mgsl_write(%s) returning=%d\n",
2225                         __FILE__,__LINE__,info->device_name,ret);
2226
2227         return ret;
2228
2229 }       /* end of mgsl_write() */
2230
2231 /* mgsl_write_room()
2232  *
2233  *      Return the count of free bytes in transmit buffer
2234  *
2235  * Arguments:           tty     pointer to tty info structure
2236  * Return Value:        None
2237  */
2238 static int mgsl_write_room(struct tty_struct *tty)
2239 {
2240         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2241         int     ret;
2242
2243         if (mgsl_paranoia_check(info, tty->name, "mgsl_write_room"))
2244                 return 0;
2245         ret = SERIAL_XMIT_SIZE - info->xmit_cnt - 1;
2246         if (ret < 0)
2247                 ret = 0;
2248
2249         if (debug_level >= DEBUG_LEVEL_INFO)
2250                 printk("%s(%d):mgsl_write_room(%s)=%d\n",
2251                          __FILE__,__LINE__, info->device_name,ret );
2252
2253         if ( info->params.mode == MGSL_MODE_HDLC ||
2254                 info->params.mode == MGSL_MODE_RAW ) {
2255                 /* operating in synchronous (frame oriented) mode */
2256                 if ( info->tx_active )
2257                         return 0;
2258                 else
2259                         return HDLC_MAX_FRAME_SIZE;
2260         }
2261
2262         return ret;
2263
2264 }       /* end of mgsl_write_room() */
2265
2266 /* mgsl_chars_in_buffer()
2267  *
2268  *      Return the count of bytes in transmit buffer
2269  *
2270  * Arguments:           tty     pointer to tty info structure
2271  * Return Value:        None
2272  */
2273 static int mgsl_chars_in_buffer(struct tty_struct *tty)
2274 {
2275         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2276
2277         if (debug_level >= DEBUG_LEVEL_INFO)
2278                 printk("%s(%d):mgsl_chars_in_buffer(%s)\n",
2279                          __FILE__,__LINE__, info->device_name );
2280
2281         if (mgsl_paranoia_check(info, tty->name, "mgsl_chars_in_buffer"))
2282                 return 0;
2283
2284         if (debug_level >= DEBUG_LEVEL_INFO)
2285                 printk("%s(%d):mgsl_chars_in_buffer(%s)=%d\n",
2286                          __FILE__,__LINE__, info->device_name,info->xmit_cnt );
2287
2288         if ( info->params.mode == MGSL_MODE_HDLC ||
2289                 info->params.mode == MGSL_MODE_RAW ) {
2290                 /* operating in synchronous (frame oriented) mode */
2291                 if ( info->tx_active )
2292                         return info->max_frame_size;
2293                 else
2294                         return 0;
2295         }
2296
2297         return info->xmit_cnt;
2298 }       /* end of mgsl_chars_in_buffer() */
2299
2300 /* mgsl_flush_buffer()
2301  *
2302  *      Discard all data in the send buffer
2303  *
2304  * Arguments:           tty     pointer to tty info structure
2305  * Return Value:        None
2306  */
2307 static void mgsl_flush_buffer(struct tty_struct *tty)
2308 {
2309         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2310         unsigned long flags;
2311
2312         if (debug_level >= DEBUG_LEVEL_INFO)
2313                 printk("%s(%d):mgsl_flush_buffer(%s) entry\n",
2314                          __FILE__,__LINE__, info->device_name );
2315
2316         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_buffer"))
2317                 return;
2318
2319         spin_lock_irqsave(&info->irq_spinlock,flags);
2320         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
2321         del_timer(&info->tx_timer);
2322         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2323
2324         tty_wakeup(tty);
2325 }
2326
2327 /* mgsl_send_xchar()
2328  *
2329  *      Send a high-priority XON/XOFF character
2330  *
2331  * Arguments:           tty     pointer to tty info structure
2332  *                      ch      character to send
2333  * Return Value:        None
2334  */
2335 static void mgsl_send_xchar(struct tty_struct *tty, char ch)
2336 {
2337         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2338         unsigned long flags;
2339
2340         if (debug_level >= DEBUG_LEVEL_INFO)
2341                 printk("%s(%d):mgsl_send_xchar(%s,%d)\n",
2342                          __FILE__,__LINE__, info->device_name, ch );
2343
2344         if (mgsl_paranoia_check(info, tty->name, "mgsl_send_xchar"))
2345                 return;
2346
2347         info->x_char = ch;
2348         if (ch) {
2349                 /* Make sure transmit interrupts are on */
2350                 spin_lock_irqsave(&info->irq_spinlock,flags);
2351                 if (!info->tx_enabled)
2352                         usc_start_transmitter(info);
2353                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2354         }
2355 }       /* end of mgsl_send_xchar() */
2356
2357 /* mgsl_throttle()
2358  *
2359  *      Signal remote device to throttle send data (our receive data)
2360  *
2361  * Arguments:           tty     pointer to tty info structure
2362  * Return Value:        None
2363  */
2364 static void mgsl_throttle(struct tty_struct * tty)
2365 {
2366         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2367         unsigned long flags;
2368
2369         if (debug_level >= DEBUG_LEVEL_INFO)
2370                 printk("%s(%d):mgsl_throttle(%s) entry\n",
2371                          __FILE__,__LINE__, info->device_name );
2372
2373         if (mgsl_paranoia_check(info, tty->name, "mgsl_throttle"))
2374                 return;
2375
2376         if (I_IXOFF(tty))
2377                 mgsl_send_xchar(tty, STOP_CHAR(tty));
2378
2379         if (tty->termios->c_cflag & CRTSCTS) {
2380                 spin_lock_irqsave(&info->irq_spinlock,flags);
2381                 info->serial_signals &= ~SerialSignal_RTS;
2382                 usc_set_serial_signals(info);
2383                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2384         }
2385 }       /* end of mgsl_throttle() */
2386
2387 /* mgsl_unthrottle()
2388  *
2389  *      Signal remote device to stop throttling send data (our receive data)
2390  *
2391  * Arguments:           tty     pointer to tty info structure
2392  * Return Value:        None
2393  */
2394 static void mgsl_unthrottle(struct tty_struct * tty)
2395 {
2396         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2397         unsigned long flags;
2398
2399         if (debug_level >= DEBUG_LEVEL_INFO)
2400                 printk("%s(%d):mgsl_unthrottle(%s) entry\n",
2401                          __FILE__,__LINE__, info->device_name );
2402
2403         if (mgsl_paranoia_check(info, tty->name, "mgsl_unthrottle"))
2404                 return;
2405
2406         if (I_IXOFF(tty)) {
2407                 if (info->x_char)
2408                         info->x_char = 0;
2409                 else
2410                         mgsl_send_xchar(tty, START_CHAR(tty));
2411         }
2412
2413         if (tty->termios->c_cflag & CRTSCTS) {
2414                 spin_lock_irqsave(&info->irq_spinlock,flags);
2415                 info->serial_signals |= SerialSignal_RTS;
2416                 usc_set_serial_signals(info);
2417                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2418         }
2419
2420 }       /* end of mgsl_unthrottle() */
2421
2422 /* mgsl_get_stats()
2423  *
2424  *      get the current serial parameters information
2425  *
2426  * Arguments:   info            pointer to device instance data
2427  *              user_icount     pointer to buffer to hold returned stats
2428  *
2429  * Return Value:        0 if success, otherwise error code
2430  */
2431 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount __user *user_icount)
2432 {
2433         int err;
2434
2435         if (debug_level >= DEBUG_LEVEL_INFO)
2436                 printk("%s(%d):mgsl_get_params(%s)\n",
2437                          __FILE__,__LINE__, info->device_name);
2438
2439         if (!user_icount) {
2440                 memset(&info->icount, 0, sizeof(info->icount));
2441         } else {
2442                 COPY_TO_USER(err, user_icount, &info->icount, sizeof(struct mgsl_icount));
2443                 if (err)
2444                         return -EFAULT;
2445         }
2446
2447         return 0;
2448
2449 }       /* end of mgsl_get_stats() */
2450
2451 /* mgsl_get_params()
2452  *
2453  *      get the current serial parameters information
2454  *
2455  * Arguments:   info            pointer to device instance data
2456  *              user_params     pointer to buffer to hold returned params
2457  *
2458  * Return Value:        0 if success, otherwise error code
2459  */
2460 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS __user *user_params)
2461 {
2462         int err;
2463         if (debug_level >= DEBUG_LEVEL_INFO)
2464                 printk("%s(%d):mgsl_get_params(%s)\n",
2465                          __FILE__,__LINE__, info->device_name);
2466
2467         COPY_TO_USER(err,user_params, &info->params, sizeof(MGSL_PARAMS));
2468         if (err) {
2469                 if ( debug_level >= DEBUG_LEVEL_INFO )
2470                         printk( "%s(%d):mgsl_get_params(%s) user buffer copy failed\n",
2471                                 __FILE__,__LINE__,info->device_name);
2472                 return -EFAULT;
2473         }
2474
2475         return 0;
2476
2477 }       /* end of mgsl_get_params() */
2478
2479 /* mgsl_set_params()
2480  *
2481  *      set the serial parameters
2482  *
2483  * Arguments:
2484  *
2485  *      info            pointer to device instance data
2486  *      new_params      user buffer containing new serial params
2487  *
2488  * Return Value:        0 if success, otherwise error code
2489  */
2490 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS __user *new_params)
2491 {
2492         unsigned long flags;
2493         MGSL_PARAMS tmp_params;
2494         int err;
2495
2496         if (debug_level >= DEBUG_LEVEL_INFO)
2497                 printk("%s(%d):mgsl_set_params %s\n", __FILE__,__LINE__,
2498                         info->device_name );
2499         COPY_FROM_USER(err,&tmp_params, new_params, sizeof(MGSL_PARAMS));
2500         if (err) {
2501                 if ( debug_level >= DEBUG_LEVEL_INFO )
2502                         printk( "%s(%d):mgsl_set_params(%s) user buffer copy failed\n",
2503                                 __FILE__,__LINE__,info->device_name);
2504                 return -EFAULT;
2505         }
2506
2507         spin_lock_irqsave(&info->irq_spinlock,flags);
2508         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
2509         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2510
2511         mgsl_change_params(info);
2512
2513         return 0;
2514
2515 }       /* end of mgsl_set_params() */
2516
2517 /* mgsl_get_txidle()
2518  *
2519  *      get the current transmit idle mode
2520  *
2521  * Arguments:   info            pointer to device instance data
2522  *              idle_mode       pointer to buffer to hold returned idle mode
2523  *
2524  * Return Value:        0 if success, otherwise error code
2525  */
2526 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode)
2527 {
2528         int err;
2529
2530         if (debug_level >= DEBUG_LEVEL_INFO)
2531                 printk("%s(%d):mgsl_get_txidle(%s)=%d\n",
2532                          __FILE__,__LINE__, info->device_name, info->idle_mode);
2533
2534         COPY_TO_USER(err,idle_mode, &info->idle_mode, sizeof(int));
2535         if (err) {
2536                 if ( debug_level >= DEBUG_LEVEL_INFO )
2537                         printk( "%s(%d):mgsl_get_txidle(%s) user buffer copy failed\n",
2538                                 __FILE__,__LINE__,info->device_name);
2539                 return -EFAULT;
2540         }
2541
2542         return 0;
2543
2544 }       /* end of mgsl_get_txidle() */
2545
2546 /* mgsl_set_txidle()    service ioctl to set transmit idle mode
2547  *
2548  * Arguments:           info            pointer to device instance data
2549  *                      idle_mode       new idle mode
2550  *
2551  * Return Value:        0 if success, otherwise error code
2552  */
2553 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode)
2554 {
2555         unsigned long flags;
2556
2557         if (debug_level >= DEBUG_LEVEL_INFO)
2558                 printk("%s(%d):mgsl_set_txidle(%s,%d)\n", __FILE__,__LINE__,
2559                         info->device_name, idle_mode );
2560
2561         spin_lock_irqsave(&info->irq_spinlock,flags);
2562         info->idle_mode = idle_mode;
2563         usc_set_txidle( info );
2564         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2565         return 0;
2566
2567 }       /* end of mgsl_set_txidle() */
2568
2569 /* mgsl_txenable()
2570  *
2571  *      enable or disable the transmitter
2572  *
2573  * Arguments:
2574  *
2575  *      info            pointer to device instance data
2576  *      enable          1 = enable, 0 = disable
2577  *
2578  * Return Value:        0 if success, otherwise error code
2579  */
2580 static int mgsl_txenable(struct mgsl_struct * info, int enable)
2581 {
2582         unsigned long flags;
2583
2584         if (debug_level >= DEBUG_LEVEL_INFO)
2585                 printk("%s(%d):mgsl_txenable(%s,%d)\n", __FILE__,__LINE__,
2586                         info->device_name, enable);
2587
2588         spin_lock_irqsave(&info->irq_spinlock,flags);
2589         if ( enable ) {
2590                 if ( !info->tx_enabled ) {
2591
2592                         usc_start_transmitter(info);
2593                         /*--------------------------------------------------
2594                          * if HDLC/SDLC Loop mode, attempt to insert the
2595                          * station in the 'loop' by setting CMR:13. Upon
2596                          * receipt of the next GoAhead (RxAbort) sequence,
2597                          * the OnLoop indicator (CCSR:7) should go active
2598                          * to indicate that we are on the loop
2599                          *--------------------------------------------------*/
2600                         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2601                                 usc_loopmode_insert_request( info );
2602                 }
2603         } else {
2604                 if ( info->tx_enabled )
2605                         usc_stop_transmitter(info);
2606         }
2607         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2608         return 0;
2609
2610 }       /* end of mgsl_txenable() */
2611
2612 /* mgsl_txabort()       abort send HDLC frame
2613  *
2614  * Arguments:           info            pointer to device instance data
2615  * Return Value:        0 if success, otherwise error code
2616  */
2617 static int mgsl_txabort(struct mgsl_struct * info)
2618 {
2619         unsigned long flags;
2620
2621         if (debug_level >= DEBUG_LEVEL_INFO)
2622                 printk("%s(%d):mgsl_txabort(%s)\n", __FILE__,__LINE__,
2623                         info->device_name);
2624
2625         spin_lock_irqsave(&info->irq_spinlock,flags);
2626         if ( info->tx_active && info->params.mode == MGSL_MODE_HDLC )
2627         {
2628                 if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2629                         usc_loopmode_cancel_transmit( info );
2630                 else
2631                         usc_TCmd(info,TCmd_SendAbort);
2632         }
2633         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2634         return 0;
2635
2636 }       /* end of mgsl_txabort() */
2637
2638 /* mgsl_rxenable()      enable or disable the receiver
2639  *
2640  * Arguments:           info            pointer to device instance data
2641  *                      enable          1 = enable, 0 = disable
2642  * Return Value:        0 if success, otherwise error code
2643  */
2644 static int mgsl_rxenable(struct mgsl_struct * info, int enable)
2645 {
2646         unsigned long flags;
2647
2648         if (debug_level >= DEBUG_LEVEL_INFO)
2649                 printk("%s(%d):mgsl_rxenable(%s,%d)\n", __FILE__,__LINE__,
2650                         info->device_name, enable);
2651
2652         spin_lock_irqsave(&info->irq_spinlock,flags);
2653         if ( enable ) {
2654                 if ( !info->rx_enabled )
2655                         usc_start_receiver(info);
2656         } else {
2657                 if ( info->rx_enabled )
2658                         usc_stop_receiver(info);
2659         }
2660         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2661         return 0;
2662
2663 }       /* end of mgsl_rxenable() */
2664
2665 /* mgsl_wait_event()    wait for specified event to occur
2666  *
2667  * Arguments:           info    pointer to device instance data
2668  *                      mask    pointer to bitmask of events to wait for
2669  * Return Value:        0       if successful and bit mask updated with
2670  *                              of events triggerred,
2671  *                      otherwise error code
2672  */
2673 static int mgsl_wait_event(struct mgsl_struct * info, int __user * mask_ptr)
2674 {
2675         unsigned long flags;
2676         int s;
2677         int rc=0;
2678         struct mgsl_icount cprev, cnow;
2679         int events;
2680         int mask;
2681         struct  _input_signal_events oldsigs, newsigs;
2682         DECLARE_WAITQUEUE(wait, current);
2683
2684         COPY_FROM_USER(rc,&mask, mask_ptr, sizeof(int));
2685         if (rc) {
2686                 return  -EFAULT;
2687         }
2688
2689         if (debug_level >= DEBUG_LEVEL_INFO)
2690                 printk("%s(%d):mgsl_wait_event(%s,%d)\n", __FILE__,__LINE__,
2691                         info->device_name, mask);
2692
2693         spin_lock_irqsave(&info->irq_spinlock,flags);
2694
2695         /* return immediately if state matches requested events */
2696         usc_get_serial_signals(info);
2697         s = info->serial_signals;
2698         events = mask &
2699                 ( ((s & SerialSignal_DSR) ? MgslEvent_DsrActive:MgslEvent_DsrInactive) +
2700                   ((s & SerialSignal_DCD) ? MgslEvent_DcdActive:MgslEvent_DcdInactive) +
2701                   ((s & SerialSignal_CTS) ? MgslEvent_CtsActive:MgslEvent_CtsInactive) +
2702                   ((s & SerialSignal_RI)  ? MgslEvent_RiActive :MgslEvent_RiInactive) );
2703         if (events) {
2704                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2705                 goto exit;
2706         }
2707
2708         /* save current irq counts */
2709         cprev = info->icount;
2710         oldsigs = info->input_signal_events;
2711
2712         /* enable hunt and idle irqs if needed */
2713         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2714                 u16 oldreg = usc_InReg(info,RICR);
2715                 u16 newreg = oldreg +
2716                          (mask & MgslEvent_ExitHuntMode ? RXSTATUS_EXITED_HUNT:0) +
2717                          (mask & MgslEvent_IdleReceived ? RXSTATUS_IDLE_RECEIVED:0);
2718                 if (oldreg != newreg)
2719                         usc_OutReg(info, RICR, newreg);
2720         }
2721
2722         set_current_state(TASK_INTERRUPTIBLE);
2723         add_wait_queue(&info->event_wait_q, &wait);
2724
2725         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2726
2727
2728         for(;;) {
2729                 schedule();
2730                 if (signal_pending(current)) {
2731                         rc = -ERESTARTSYS;
2732                         break;
2733                 }
2734
2735                 /* get current irq counts */
2736                 spin_lock_irqsave(&info->irq_spinlock,flags);
2737                 cnow = info->icount;
2738                 newsigs = info->input_signal_events;
2739                 set_current_state(TASK_INTERRUPTIBLE);
2740                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2741
2742                 /* if no change, wait aborted for some reason */
2743                 if (newsigs.dsr_up   == oldsigs.dsr_up   &&
2744                     newsigs.dsr_down == oldsigs.dsr_down &&
2745                     newsigs.dcd_up   == oldsigs.dcd_up   &&
2746                     newsigs.dcd_down == oldsigs.dcd_down &&
2747                     newsigs.cts_up   == oldsigs.cts_up   &&
2748                     newsigs.cts_down == oldsigs.cts_down &&
2749                     newsigs.ri_up    == oldsigs.ri_up    &&
2750                     newsigs.ri_down  == oldsigs.ri_down  &&
2751                     cnow.exithunt    == cprev.exithunt   &&
2752                     cnow.rxidle      == cprev.rxidle) {
2753                         rc = -EIO;
2754                         break;
2755                 }
2756
2757                 events = mask &
2758                         ( (newsigs.dsr_up   != oldsigs.dsr_up   ? MgslEvent_DsrActive:0)   +
2759                         (newsigs.dsr_down != oldsigs.dsr_down ? MgslEvent_DsrInactive:0) +
2760                         (newsigs.dcd_up   != oldsigs.dcd_up   ? MgslEvent_DcdActive:0)   +
2761                         (newsigs.dcd_down != oldsigs.dcd_down ? MgslEvent_DcdInactive:0) +
2762                         (newsigs.cts_up   != oldsigs.cts_up   ? MgslEvent_CtsActive:0)   +
2763                         (newsigs.cts_down != oldsigs.cts_down ? MgslEvent_CtsInactive:0) +
2764                         (newsigs.ri_up    != oldsigs.ri_up    ? MgslEvent_RiActive:0)    +
2765                         (newsigs.ri_down  != oldsigs.ri_down  ? MgslEvent_RiInactive:0)  +
2766                         (cnow.exithunt    != cprev.exithunt   ? MgslEvent_ExitHuntMode:0) +
2767                           (cnow.rxidle      != cprev.rxidle     ? MgslEvent_IdleReceived:0) );
2768                 if (events)
2769                         break;
2770
2771                 cprev = cnow;
2772                 oldsigs = newsigs;
2773         }
2774
2775         remove_wait_queue(&info->event_wait_q, &wait);
2776         set_current_state(TASK_RUNNING);
2777
2778         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2779                 spin_lock_irqsave(&info->irq_spinlock,flags);
2780                 if (!waitqueue_active(&info->event_wait_q)) {
2781                         /* disable enable exit hunt mode/idle rcvd IRQs */
2782                         usc_OutReg(info, RICR, usc_InReg(info,RICR) &
2783                                 ~(RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED));
2784                 }
2785                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2786         }
2787 exit:
2788         if ( rc == 0 )
2789                 PUT_USER(rc, events, mask_ptr);
2790
2791         return rc;
2792
2793 }       /* end of mgsl_wait_event() */
2794
2795 static int modem_input_wait(struct mgsl_struct *info,int arg)
2796 {
2797         unsigned long flags;
2798         int rc;
2799         struct mgsl_icount cprev, cnow;
2800         DECLARE_WAITQUEUE(wait, current);
2801
2802         /* save current irq counts */
2803         spin_lock_irqsave(&info->irq_spinlock,flags);
2804         cprev = info->icount;
2805         add_wait_queue(&info->status_event_wait_q, &wait);
2806         set_current_state(TASK_INTERRUPTIBLE);
2807         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2808
2809         for(;;) {
2810                 schedule();
2811                 if (signal_pending(current)) {
2812                         rc = -ERESTARTSYS;
2813                         break;
2814                 }
2815
2816                 /* get new irq counts */
2817                 spin_lock_irqsave(&info->irq_spinlock,flags);
2818                 cnow = info->icount;
2819                 set_current_state(TASK_INTERRUPTIBLE);
2820                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2821
2822                 /* if no change, wait aborted for some reason */
2823                 if (cnow.rng == cprev.rng && cnow.dsr == cprev.dsr &&
2824                     cnow.dcd == cprev.dcd && cnow.cts == cprev.cts) {
2825                         rc = -EIO;
2826                         break;
2827                 }
2828
2829                 /* check for change in caller specified modem input */
2830                 if ((arg & TIOCM_RNG && cnow.rng != cprev.rng) ||
2831                     (arg & TIOCM_DSR && cnow.dsr != cprev.dsr) ||
2832                     (arg & TIOCM_CD  && cnow.dcd != cprev.dcd) ||
2833                     (arg & TIOCM_CTS && cnow.cts != cprev.cts)) {
2834                         rc = 0;
2835                         break;
2836                 }
2837
2838                 cprev = cnow;
2839         }
2840         remove_wait_queue(&info->status_event_wait_q, &wait);
2841         set_current_state(TASK_RUNNING);
2842         return rc;
2843 }
2844
2845 /* return the state of the serial control and status signals
2846  */
2847 static int tiocmget(struct tty_struct *tty, struct file *file)
2848 {
2849         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2850         unsigned int result;
2851         unsigned long flags;
2852
2853         spin_lock_irqsave(&info->irq_spinlock,flags);
2854         usc_get_serial_signals(info);
2855         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2856
2857         result = ((info->serial_signals & SerialSignal_RTS) ? TIOCM_RTS:0) +
2858                 ((info->serial_signals & SerialSignal_DTR) ? TIOCM_DTR:0) +
2859                 ((info->serial_signals & SerialSignal_DCD) ? TIOCM_CAR:0) +
2860                 ((info->serial_signals & SerialSignal_RI)  ? TIOCM_RNG:0) +
2861                 ((info->serial_signals & SerialSignal_DSR) ? TIOCM_DSR:0) +
2862                 ((info->serial_signals & SerialSignal_CTS) ? TIOCM_CTS:0);
2863
2864         if (debug_level >= DEBUG_LEVEL_INFO)
2865                 printk("%s(%d):%s tiocmget() value=%08X\n",
2866                          __FILE__,__LINE__, info->device_name, result );
2867         return result;
2868 }
2869
2870 /* set modem control signals (DTR/RTS)
2871  */
2872 static int tiocmset(struct tty_struct *tty, struct file *file,
2873                     unsigned int set, unsigned int clear)
2874 {
2875         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2876         unsigned long flags;
2877
2878         if (debug_level >= DEBUG_LEVEL_INFO)
2879                 printk("%s(%d):%s tiocmset(%x,%x)\n",
2880                         __FILE__,__LINE__,info->device_name, set, clear);
2881
2882         if (set & TIOCM_RTS)
2883                 info->serial_signals |= SerialSignal_RTS;
2884         if (set & TIOCM_DTR)
2885                 info->serial_signals |= SerialSignal_DTR;
2886         if (clear & TIOCM_RTS)
2887                 info->serial_signals &= ~SerialSignal_RTS;
2888         if (clear & TIOCM_DTR)
2889                 info->serial_signals &= ~SerialSignal_DTR;
2890
2891         spin_lock_irqsave(&info->irq_spinlock,flags);
2892         usc_set_serial_signals(info);
2893         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2894
2895         return 0;
2896 }
2897
2898 /* mgsl_break()         Set or clear transmit break condition
2899  *
2900  * Arguments:           tty             pointer to tty instance data
2901  *                      break_state     -1=set break condition, 0=clear
2902  * Return Value:        None
2903  */
2904 static void mgsl_break(struct tty_struct *tty, int break_state)
2905 {
2906         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2907         unsigned long flags;
2908
2909         if (debug_level >= DEBUG_LEVEL_INFO)
2910                 printk("%s(%d):mgsl_break(%s,%d)\n",
2911                          __FILE__,__LINE__, info->device_name, break_state);
2912
2913         if (mgsl_paranoia_check(info, tty->name, "mgsl_break"))
2914                 return;
2915
2916         spin_lock_irqsave(&info->irq_spinlock,flags);
2917         if (break_state == -1)
2918                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) | BIT7));
2919         else
2920                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) & ~BIT7));
2921         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2922
2923 }       /* end of mgsl_break() */
2924
2925 /* mgsl_ioctl() Service an IOCTL request
2926  *
2927  * Arguments:
2928  *
2929  *      tty     pointer to tty instance data
2930  *      file    pointer to associated file object for device
2931  *      cmd     IOCTL command code
2932  *      arg     command argument/context
2933  *
2934  * Return Value:        0 if success, otherwise error code
2935  */
2936 static int mgsl_ioctl(struct tty_struct *tty, struct file * file,
2937                     unsigned int cmd, unsigned long arg)
2938 {
2939         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2940         int ret;
2941
2942         if (debug_level >= DEBUG_LEVEL_INFO)
2943                 printk("%s(%d):mgsl_ioctl %s cmd=%08X\n", __FILE__,__LINE__,
2944                         info->device_name, cmd );
2945
2946         if (mgsl_paranoia_check(info, tty->name, "mgsl_ioctl"))
2947                 return -ENODEV;
2948
2949         if ((cmd != TIOCGSERIAL) && (cmd != TIOCSSERIAL) &&
2950             (cmd != TIOCMIWAIT) && (cmd != TIOCGICOUNT)) {
2951                 if (tty->flags & (1 << TTY_IO_ERROR))
2952                     return -EIO;
2953         }
2954
2955         lock_kernel();
2956         ret = mgsl_ioctl_common(info, cmd, arg);
2957         unlock_kernel();
2958         return ret;
2959 }
2960
2961 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg)
2962 {
2963         int error;
2964         struct mgsl_icount cnow;        /* kernel counter temps */
2965         void __user *argp = (void __user *)arg;
2966         struct serial_icounter_struct __user *p_cuser;  /* user space */
2967         unsigned long flags;
2968
2969         switch (cmd) {
2970                 case MGSL_IOCGPARAMS:
2971                         return mgsl_get_params(info, argp);
2972                 case MGSL_IOCSPARAMS:
2973                         return mgsl_set_params(info, argp);
2974                 case MGSL_IOCGTXIDLE:
2975                         return mgsl_get_txidle(info, argp);
2976                 case MGSL_IOCSTXIDLE:
2977                         return mgsl_set_txidle(info,(int)arg);
2978                 case MGSL_IOCTXENABLE:
2979                         return mgsl_txenable(info,(int)arg);
2980                 case MGSL_IOCRXENABLE:
2981                         return mgsl_rxenable(info,(int)arg);
2982                 case MGSL_IOCTXABORT:
2983                         return mgsl_txabort(info);
2984                 case MGSL_IOCGSTATS:
2985                         return mgsl_get_stats(info, argp);
2986                 case MGSL_IOCWAITEVENT:
2987                         return mgsl_wait_event(info, argp);
2988                 case MGSL_IOCLOOPTXDONE:
2989                         return mgsl_loopmode_send_done(info);
2990                 /* Wait for modem input (DCD,RI,DSR,CTS) change
2991                  * as specified by mask in arg (TIOCM_RNG/DSR/CD/CTS)
2992                  */
2993                 case TIOCMIWAIT:
2994                         return modem_input_wait(info,(int)arg);
2995
2996                 /*
2997                  * Get counter of input serial line interrupts (DCD,RI,DSR,CTS)
2998                  * Return: write counters to the user passed counter struct
2999                  * NB: both 1->0 and 0->1 transitions are counted except for
3000                  *     RI where only 0->1 is counted.
3001                  */
3002                 case TIOCGICOUNT:
3003                         spin_lock_irqsave(&info->irq_spinlock,flags);
3004                         cnow = info->icount;
3005                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3006                         p_cuser = argp;
3007                         PUT_USER(error,cnow.cts, &p_cuser->cts);
3008                         if (error) return error;
3009                         PUT_USER(error,cnow.dsr, &p_cuser->dsr);
3010                         if (error) return error;
3011                         PUT_USER(error,cnow.rng, &p_cuser->rng);
3012                         if (error) return error;
3013                         PUT_USER(error,cnow.dcd, &p_cuser->dcd);
3014                         if (error) return error;
3015                         PUT_USER(error,cnow.rx, &p_cuser->rx);
3016                         if (error) return error;
3017                         PUT_USER(error,cnow.tx, &p_cuser->tx);
3018                         if (error) return error;
3019                         PUT_USER(error,cnow.frame, &p_cuser->frame);
3020                         if (error) return error;
3021                         PUT_USER(error,cnow.overrun, &p_cuser->overrun);
3022                         if (error) return error;
3023                         PUT_USER(error,cnow.parity, &p_cuser->parity);
3024                         if (error) return error;
3025                         PUT_USER(error,cnow.brk, &p_cuser->brk);
3026                         if (error) return error;
3027                         PUT_USER(error,cnow.buf_overrun, &p_cuser->buf_overrun);
3028                         if (error) return error;
3029                         return 0;
3030                 default:
3031                         return -ENOIOCTLCMD;
3032         }
3033         return 0;
3034 }
3035
3036 /* mgsl_set_termios()
3037  *
3038  *      Set new termios settings
3039  *
3040  * Arguments:
3041  *
3042  *      tty             pointer to tty structure
3043  *      termios         pointer to buffer to hold returned old termios
3044  *
3045  * Return Value:                None
3046  */
3047 static void mgsl_set_termios(struct tty_struct *tty, struct ktermios *old_termios)
3048 {
3049         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
3050         unsigned long flags;
3051
3052         if (debug_level >= DEBUG_LEVEL_INFO)
3053                 printk("%s(%d):mgsl_set_termios %s\n", __FILE__,__LINE__,
3054                         tty->driver->name );
3055
3056         mgsl_change_params(info);
3057
3058         /* Handle transition to B0 status */
3059         if (old_termios->c_cflag & CBAUD &&
3060             !(tty->termios->c_cflag & CBAUD)) {
3061                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
3062                 spin_lock_irqsave(&info->irq_spinlock,flags);
3063                 usc_set_serial_signals(info);
3064                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3065         }
3066
3067         /* Handle transition away from B0 status */
3068         if (!(old_termios->c_cflag & CBAUD) &&
3069             tty->termios->c_cflag & CBAUD) {
3070                 info->serial_signals |= SerialSignal_DTR;
3071                 if (!(tty->termios->c_cflag & CRTSCTS) ||
3072                     !test_bit(TTY_THROTTLED, &tty->flags)) {
3073                         info->serial_signals |= SerialSignal_RTS;
3074                 }
3075                 spin_lock_irqsave(&info->irq_spinlock,flags);
3076                 usc_set_serial_signals(info);
3077                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3078         }
3079
3080         /* Handle turning off CRTSCTS */
3081         if (old_termios->c_cflag & CRTSCTS &&
3082             !(tty->termios->c_cflag & CRTSCTS)) {
3083                 tty->hw_stopped = 0;
3084                 mgsl_start(tty);
3085         }
3086
3087 }       /* end of mgsl_set_termios() */
3088
3089 /* mgsl_close()
3090  *
3091  *      Called when port is closed. Wait for remaining data to be
3092  *      sent. Disable port and free resources.
3093  *
3094  * Arguments:
3095  *
3096  *      tty     pointer to open tty structure
3097  *      filp    pointer to open file object
3098  *
3099  * Return Value:        None
3100  */
3101 static void mgsl_close(struct tty_struct *tty, struct file * filp)
3102 {
3103         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3104
3105         if (mgsl_paranoia_check(info, tty->name, "mgsl_close"))
3106                 return;
3107
3108         if (debug_level >= DEBUG_LEVEL_INFO)
3109                 printk("%s(%d):mgsl_close(%s) entry, count=%d\n",
3110                          __FILE__,__LINE__, info->device_name, info->port.count);
3111
3112         if (!info->port.count)
3113                 return;
3114
3115         if (tty_hung_up_p(filp))
3116                 goto cleanup;
3117
3118         if ((tty->count == 1) && (info->port.count != 1)) {
3119                 /*
3120                  * tty->count is 1 and the tty structure will be freed.
3121                  * info->port.count should be one in this case.
3122                  * if it's not, correct it so that the port is shutdown.
3123                  */
3124                 printk("mgsl_close: bad refcount; tty->count is 1, "
3125                        "info->port.count is %d\n", info->port.count);
3126                 info->port.count = 1;
3127         }
3128
3129         info->port.count--;
3130
3131         /* if at least one open remaining, leave hardware active */
3132         if (info->port.count)
3133                 goto cleanup;
3134
3135         info->port.flags |= ASYNC_CLOSING;
3136
3137         /* set tty->closing to notify line discipline to
3138          * only process XON/XOFF characters. Only the N_TTY
3139          * discipline appears to use this (ppp does not).
3140          */
3141         tty->closing = 1;
3142
3143         /* wait for transmit data to clear all layers */
3144
3145         if (info->closing_wait != ASYNC_CLOSING_WAIT_NONE) {
3146                 if (debug_level >= DEBUG_LEVEL_INFO)
3147                         printk("%s(%d):mgsl_close(%s) calling tty_wait_until_sent\n",
3148                                  __FILE__,__LINE__, info->device_name );
3149                 tty_wait_until_sent(tty, info->closing_wait);
3150         }
3151
3152         if (info->port.flags & ASYNC_INITIALIZED)
3153                 mgsl_wait_until_sent(tty, info->timeout);
3154
3155         mgsl_flush_buffer(tty);
3156
3157         tty_ldisc_flush(tty);
3158
3159         shutdown(info);
3160
3161         tty->closing = 0;
3162         info->port.tty = NULL;
3163
3164         if (info->port.blocked_open) {
3165                 if (info->close_delay) {
3166                         msleep_interruptible(jiffies_to_msecs(info->close_delay));
3167                 }
3168                 wake_up_interruptible(&info->port.open_wait);
3169         }
3170
3171         info->port.flags &= ~(ASYNC_NORMAL_ACTIVE|ASYNC_CLOSING);
3172
3173         wake_up_interruptible(&info->port.close_wait);
3174
3175 cleanup:
3176         if (debug_level >= DEBUG_LEVEL_INFO)
3177                 printk("%s(%d):mgsl_close(%s) exit, count=%d\n", __FILE__,__LINE__,
3178                         tty->driver->name, info->port.count);
3179
3180 }       /* end of mgsl_close() */
3181
3182 /* mgsl_wait_until_sent()
3183  *
3184  *      Wait until the transmitter is empty.
3185  *
3186  * Arguments:
3187  *
3188  *      tty             pointer to tty info structure
3189  *      timeout         time to wait for send completion
3190  *
3191  * Return Value:        None
3192  */
3193 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout)
3194 {
3195         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3196         unsigned long orig_jiffies, char_time;
3197
3198         if (!info )
3199                 return;
3200
3201         if (debug_level >= DEBUG_LEVEL_INFO)
3202                 printk("%s(%d):mgsl_wait_until_sent(%s) entry\n",
3203                          __FILE__,__LINE__, info->device_name );
3204
3205         if (mgsl_paranoia_check(info, tty->name, "mgsl_wait_until_sent"))
3206                 return;
3207
3208         if (!(info->port.flags & ASYNC_INITIALIZED))
3209                 goto exit;
3210
3211         orig_jiffies = jiffies;
3212
3213         /* Set check interval to 1/5 of estimated time to
3214          * send a character, and make it at least 1. The check
3215          * interval should also be less than the timeout.
3216          * Note: use tight timings here to satisfy the NIST-PCTS.
3217          */
3218
3219         lock_kernel();
3220         if ( info->params.data_rate ) {
3221                 char_time = info->timeout/(32 * 5);
3222                 if (!char_time)
3223                         char_time++;
3224         } else
3225                 char_time = 1;
3226
3227         if (timeout)
3228                 char_time = min_t(unsigned long, char_time, timeout);
3229
3230         if ( info->params.mode == MGSL_MODE_HDLC ||
3231                 info->params.mode == MGSL_MODE_RAW ) {
3232                 while (info->tx_active) {
3233                         msleep_interruptible(jiffies_to_msecs(char_time));
3234                         if (signal_pending(current))
3235                                 break;
3236                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3237                                 break;
3238                 }
3239         } else {
3240                 while (!(usc_InReg(info,TCSR) & TXSTATUS_ALL_SENT) &&
3241                         info->tx_enabled) {
3242                         msleep_interruptible(jiffies_to_msecs(char_time));
3243                         if (signal_pending(current))
3244                                 break;
3245                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3246                                 break;
3247                 }
3248         }
3249         unlock_kernel();
3250
3251 exit:
3252         if (debug_level >= DEBUG_LEVEL_INFO)
3253                 printk("%s(%d):mgsl_wait_until_sent(%s) exit\n",
3254                          __FILE__,__LINE__, info->device_name );
3255
3256 }       /* end of mgsl_wait_until_sent() */
3257
3258 /* mgsl_hangup()
3259  *
3260  *      Called by tty_hangup() when a hangup is signaled.
3261  *      This is the same as to closing all open files for the port.
3262  *
3263  * Arguments:           tty     pointer to associated tty object
3264  * Return Value:        None
3265  */
3266 static void mgsl_hangup(struct tty_struct *tty)
3267 {
3268         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3269
3270         if (debug_level >= DEBUG_LEVEL_INFO)
3271                 printk("%s(%d):mgsl_hangup(%s)\n",
3272                          __FILE__,__LINE__, info->device_name );
3273
3274         if (mgsl_paranoia_check(info, tty->name, "mgsl_hangup"))
3275                 return;
3276
3277         mgsl_flush_buffer(tty);
3278         shutdown(info);
3279
3280         info->port.count = 0;
3281         info->port.flags &= ~ASYNC_NORMAL_ACTIVE;
3282         info->port.tty = NULL;
3283
3284         wake_up_interruptible(&info->port.open_wait);
3285
3286 }       /* end of mgsl_hangup() */
3287
3288 /* block_til_ready()
3289  *
3290  *      Block the current process until the specified port
3291  *      is ready to be opened.
3292  *
3293  * Arguments:
3294  *
3295  *      tty             pointer to tty info structure
3296  *      filp            pointer to open file object
3297  *      info            pointer to device instance data
3298  *
3299  * Return Value:        0 if success, otherwise error code
3300  */
3301 static int block_til_ready(struct tty_struct *tty, struct file * filp,
3302                            struct mgsl_struct *info)
3303 {
3304         DECLARE_WAITQUEUE(wait, current);
3305         int             retval;
3306         bool            do_clocal = false;
3307         bool            extra_count = false;
3308         unsigned long   flags;
3309
3310         if (debug_level >= DEBUG_LEVEL_INFO)
3311                 printk("%s(%d):block_til_ready on %s\n",
3312                          __FILE__,__LINE__, tty->driver->name );
3313
3314         if (filp->f_flags & O_NONBLOCK || tty->flags & (1 << TTY_IO_ERROR)){
3315                 /* nonblock mode is set or port is not enabled */
3316                 info->port.flags |= ASYNC_NORMAL_ACTIVE;
3317                 return 0;
3318         }
3319
3320         if (tty->termios->c_cflag & CLOCAL)
3321                 do_clocal = true;
3322
3323         /* Wait for carrier detect and the line to become
3324          * free (i.e., not in use by the callout).  While we are in
3325          * this loop, info->port.count is dropped by one, so that
3326          * mgsl_close() knows when to free things.  We restore it upon
3327          * exit, either normal or abnormal.
3328          */
3329
3330         retval = 0;
3331         add_wait_queue(&info->port.open_wait, &wait);
3332
3333         if (debug_level >= DEBUG_LEVEL_INFO)
3334                 printk("%s(%d):block_til_ready before block on %s count=%d\n",
3335                          __FILE__,__LINE__, tty->driver->name, info->port.count );
3336
3337         spin_lock_irqsave(&info->irq_spinlock, flags);
3338         if (!tty_hung_up_p(filp)) {
3339                 extra_count = true;
3340                 info->port.count--;
3341         }
3342         spin_unlock_irqrestore(&info->irq_spinlock, flags);
3343         info->port.blocked_open++;
3344
3345         while (1) {
3346                 if (tty->termios->c_cflag & CBAUD) {
3347                         spin_lock_irqsave(&info->irq_spinlock,flags);
3348                         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
3349                         usc_set_serial_signals(info);
3350                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3351                 }
3352
3353                 set_current_state(TASK_INTERRUPTIBLE);
3354
3355                 if (tty_hung_up_p(filp) || !(info->port.flags & ASYNC_INITIALIZED)){
3356                         retval = (info->port.flags & ASYNC_HUP_NOTIFY) ?
3357                                         -EAGAIN : -ERESTARTSYS;
3358                         break;
3359                 }
3360
3361                 spin_lock_irqsave(&info->irq_spinlock,flags);
3362                 usc_get_serial_signals(info);
3363                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3364
3365                 if (!(info->port.flags & ASYNC_CLOSING) &&
3366                     (do_clocal || (info->serial_signals & SerialSignal_DCD)) ) {
3367                         break;
3368                 }
3369
3370                 if (signal_pending(current)) {
3371                         retval = -ERESTARTSYS;
3372                         break;
3373                 }
3374
3375                 if (debug_level >= DEBUG_LEVEL_INFO)
3376                         printk("%s(%d):block_til_ready blocking on %s count=%d\n",
3377                                  __FILE__,__LINE__, tty->driver->name, info->port.count );
3378
3379                 schedule();
3380         }
3381
3382         set_current_state(TASK_RUNNING);
3383         remove_wait_queue(&info->port.open_wait, &wait);
3384
3385         if (extra_count)
3386                 info->port.count++;
3387         info->port.blocked_open--;
3388
3389         if (debug_level >= DEBUG_LEVEL_INFO)
3390                 printk("%s(%d):block_til_ready after blocking on %s count=%d\n",
3391                          __FILE__,__LINE__, tty->driver->name, info->port.count );
3392
3393         if (!retval)
3394                 info->port.flags |= ASYNC_NORMAL_ACTIVE;
3395
3396         return retval;
3397
3398 }       /* end of block_til_ready() */
3399
3400 /* mgsl_open()
3401  *
3402  *      Called when a port is opened.  Init and enable port.
3403  *      Perform serial-specific initialization for the tty structure.
3404  *
3405  * Arguments:           tty     pointer to tty info structure
3406  *                      filp    associated file pointer
3407  *
3408  * Return Value:        0 if success, otherwise error code
3409  */
3410 static int mgsl_open(struct tty_struct *tty, struct file * filp)
3411 {
3412         struct mgsl_struct      *info;
3413         int                     retval, line;
3414         unsigned long flags;
3415
3416         /* verify range of specified line number */
3417         line = tty->index;
3418         if ((line < 0) || (line >= mgsl_device_count)) {
3419                 printk("%s(%d):mgsl_open with invalid line #%d.\n",
3420                         __FILE__,__LINE__,line);
3421                 return -ENODEV;
3422         }
3423
3424         /* find the info structure for the specified line */
3425         info = mgsl_device_list;
3426         while(info && info->line != line)
3427                 info = info->next_device;
3428         if (mgsl_paranoia_check(info, tty->name, "mgsl_open"))
3429                 return -ENODEV;
3430
3431         tty->driver_data = info;
3432         info->port.tty = tty;
3433
3434         if (debug_level >= DEBUG_LEVEL_INFO)
3435                 printk("%s(%d):mgsl_open(%s), old ref count = %d\n",
3436                          __FILE__,__LINE__,tty->driver->name, info->port.count);
3437
3438         /* If port is closing, signal caller to try again */
3439         if (tty_hung_up_p(filp) || info->port.flags & ASYNC_CLOSING){
3440                 if (info->port.flags & ASYNC_CLOSING)
3441                         interruptible_sleep_on(&info->port.close_wait);
3442                 retval = ((info->port.flags & ASYNC_HUP_NOTIFY) ?
3443                         -EAGAIN : -ERESTARTSYS);
3444                 goto cleanup;
3445         }
3446
3447         info->port.tty->low_latency = (info->port.flags & ASYNC_LOW_LATENCY) ? 1 : 0;
3448
3449         spin_lock_irqsave(&info->netlock, flags);
3450         if (info->netcount) {
3451                 retval = -EBUSY;
3452                 spin_unlock_irqrestore(&info->netlock, flags);
3453                 goto cleanup;
3454         }
3455         info->port.count++;
3456         spin_unlock_irqrestore(&info->netlock, flags);
3457
3458         if (info->port.count == 1) {
3459                 /* 1st open on this device, init hardware */
3460                 retval = startup(info);
3461                 if (retval < 0)
3462                         goto cleanup;
3463         }
3464
3465         retval = block_til_ready(tty, filp, info);
3466         if (retval) {
3467                 if (debug_level >= DEBUG_LEVEL_INFO)
3468                         printk("%s(%d):block_til_ready(%s) returned %d\n",
3469                                  __FILE__,__LINE__, info->device_name, retval);
3470                 goto cleanup;
3471         }
3472
3473         if (debug_level >= DEBUG_LEVEL_INFO)
3474                 printk("%s(%d):mgsl_open(%s) success\n",
3475                          __FILE__,__LINE__, info->device_name);
3476         retval = 0;
3477
3478 cleanup:
3479         if (retval) {
3480                 if (tty->count == 1)
3481                         info->port.tty = NULL; /* tty layer will release tty struct */
3482                 if(info->port.count)
3483                         info->port.count--;
3484         }
3485
3486         return retval;
3487
3488 }       /* end of mgsl_open() */
3489
3490 /*
3491  * /proc fs routines....
3492  */
3493
3494 static inline int line_info(char *buf, struct mgsl_struct *info)
3495 {
3496         char    stat_buf[30];
3497         int     ret;
3498         unsigned long flags;
3499
3500         if (info->bus_type == MGSL_BUS_TYPE_PCI) {
3501                 ret = sprintf(buf, "%s:PCI io:%04X irq:%d mem:%08X lcr:%08X",
3502                         info->device_name, info->io_base, info->irq_level,
3503                         info->phys_memory_base, info->phys_lcr_base);
3504         } else {
3505                 ret = sprintf(buf, "%s:(E)ISA io:%04X irq:%d dma:%d",
3506                         info->device_name, info->io_base,
3507                         info->irq_level, info->dma_level);
3508         }
3509
3510         /* output current serial signal states */
3511         spin_lock_irqsave(&info->irq_spinlock,flags);
3512         usc_get_serial_signals(info);
3513         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3514
3515         stat_buf[0] = 0;
3516         stat_buf[1] = 0;
3517         if (info->serial_signals & SerialSignal_RTS)
3518                 strcat(stat_buf, "|RTS");
3519         if (info->serial_signals & SerialSignal_CTS)
3520                 strcat(stat_buf, "|CTS");
3521         if (info->serial_signals & SerialSignal_DTR)
3522                 strcat(stat_buf, "|DTR");
3523         if (info->serial_signals & SerialSignal_DSR)
3524                 strcat(stat_buf, "|DSR");
3525         if (info->serial_signals & SerialSignal_DCD)
3526                 strcat(stat_buf, "|CD");
3527         if (info->serial_signals & SerialSignal_RI)
3528                 strcat(stat_buf, "|RI");
3529
3530         if (info->params.mode == MGSL_MODE_HDLC ||
3531             info->params.mode == MGSL_MODE_RAW ) {
3532                 ret += sprintf(buf+ret, " HDLC txok:%d rxok:%d",
3533                               info->icount.txok, info->icount.rxok);
3534                 if (info->icount.txunder)
3535                         ret += sprintf(buf+ret, " txunder:%d", info->icount.txunder);
3536                 if (info->icount.txabort)
3537                         ret += sprintf(buf+ret, " txabort:%d", info->icount.txabort);
3538                 if (info->icount.rxshort)
3539                         ret += sprintf(buf+ret, " rxshort:%d", info->icount.rxshort);
3540                 if (info->icount.rxlong)
3541                         ret += sprintf(buf+ret, " rxlong:%d", info->icount.rxlong);
3542                 if (info->icount.rxover)
3543                         ret += sprintf(buf+ret, " rxover:%d", info->icount.rxover);
3544                 if (info->icount.rxcrc)
3545                         ret += sprintf(buf+ret, " rxcrc:%d", info->icount.rxcrc);
3546         } else {
3547                 ret += sprintf(buf+ret, " ASYNC tx:%d rx:%d",
3548                               info->icount.tx, info->icount.rx);
3549                 if (info->icount.frame)
3550                         ret += sprintf(buf+ret, " fe:%d", info->icount.frame);
3551                 if (info->icount.parity)
3552                         ret += sprintf(buf+ret, " pe:%d", info->icount.parity);
3553                 if (info->icount.brk)
3554                         ret += sprintf(buf+ret, " brk:%d", info->icount.brk);
3555                 if (info->icount.overrun)
3556                         ret += sprintf(buf+ret, " oe:%d", info->icount.overrun);
3557         }
3558
3559         /* Append serial signal status to end */
3560         ret += sprintf(buf+ret, " %s\n", stat_buf+1);
3561
3562         ret += sprintf(buf+ret, "txactive=%d bh_req=%d bh_run=%d pending_bh=%x\n",
3563          info->tx_active,info->bh_requested,info->bh_running,
3564          info->pending_bh);
3565
3566         spin_lock_irqsave(&info->irq_spinlock,flags);
3567         {
3568         u16 Tcsr = usc_InReg( info, TCSR );
3569         u16 Tdmr = usc_InDmaReg( info, TDMR );
3570         u16 Ticr = usc_InReg( info, TICR );
3571         u16 Rscr = usc_InReg( info, RCSR );
3572         u16 Rdmr = usc_InDmaReg( info, RDMR );
3573         u16 Ricr = usc_InReg( info, RICR );
3574         u16 Icr = usc_InReg( info, ICR );
3575         u16 Dccr = usc_InReg( info, DCCR );
3576         u16 Tmr = usc_InReg( info, TMR );
3577         u16 Tccr = usc_InReg( info, TCCR );
3578         u16 Ccar = inw( info->io_base + CCAR );
3579         ret += sprintf(buf+ret, "tcsr=%04X tdmr=%04X ticr=%04X rcsr=%04X rdmr=%04X\n"
3580                         "ricr=%04X icr =%04X dccr=%04X tmr=%04X tccr=%04X ccar=%04X\n",
3581                         Tcsr,Tdmr,Ticr,Rscr,Rdmr,Ricr,Icr,Dccr,Tmr,Tccr,Ccar );
3582         }
3583         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3584
3585         return ret;
3586
3587 }       /* end of line_info() */
3588
3589 /* mgsl_read_proc()
3590  *
3591  * Called to print information about devices
3592  *
3593  * Arguments:
3594  *      page    page of memory to hold returned info
3595  *      start
3596  *      off
3597  *      count
3598  *      eof
3599  *      data
3600  *
3601  * Return Value:
3602  */
3603 static int mgsl_read_proc(char *page, char **start, off_t off, int count,
3604                  int *eof, void *data)
3605 {
3606         int len = 0, l;
3607         off_t   begin = 0;
3608         struct mgsl_struct *info;
3609
3610         len += sprintf(page, "synclink driver:%s\n", driver_version);
3611
3612         info = mgsl_device_list;
3613         while( info ) {
3614                 l = line_info(page + len, info);
3615                 len += l;
3616                 if (len+begin > off+count)
3617                         goto done;
3618                 if (len+begin < off) {
3619                         begin += len;
3620                         len = 0;
3621                 }
3622                 info = info->next_device;
3623         }
3624
3625         *eof = 1;
3626 done:
3627         if (off >= len+begin)
3628                 return 0;
3629         *start = page + (off-begin);
3630         return ((count < begin+len-off) ? count : begin+len-off);
3631
3632 }       /* end of mgsl_read_proc() */
3633
3634 /* mgsl_allocate_dma_buffers()
3635  *
3636  *      Allocate and format DMA buffers (ISA adapter)
3637  *      or format shared memory buffers (PCI adapter).
3638  *
3639  * Arguments:           info    pointer to device instance data
3640  * Return Value:        0 if success, otherwise error
3641  */
3642 static int mgsl_allocate_dma_buffers(struct mgsl_struct *info)
3643 {
3644         unsigned short BuffersPerFrame;
3645
3646         info->last_mem_alloc = 0;
3647
3648         /* Calculate the number of DMA buffers necessary to hold the */
3649         /* largest allowable frame size. Note: If the max frame size is */
3650         /* not an even multiple of the DMA buffer size then we need to */
3651         /* round the buffer count per frame up one. */
3652
3653         BuffersPerFrame = (unsigned short)(info->max_frame_size/DMABUFFERSIZE);
3654         if ( info->max_frame_size % DMABUFFERSIZE )
3655                 BuffersPerFrame++;
3656
3657         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3658                 /*
3659                  * The PCI adapter has 256KBytes of shared memory to use.
3660                  * This is 64 PAGE_SIZE buffers.
3661                  *
3662                  * The first page is used for padding at this time so the
3663                  * buffer list does not begin at offset 0 of the PCI
3664                  * adapter's shared memory.
3665                  *
3666                  * The 2nd page is used for the buffer list. A 4K buffer
3667                  * list can hold 128 DMA_BUFFER structures at 32 bytes
3668                  * each.
3669                  *
3670                  * This leaves 62 4K pages.
3671                  *
3672                  * The next N pages are used for transmit frame(s). We
3673                  * reserve enough 4K page blocks to hold the required
3674                  * number of transmit dma buffers (num_tx_dma_buffers),
3675                  * each of MaxFrameSize size.
3676                  *
3677                  * Of the remaining pages (62-N), determine how many can
3678                  * be used to receive full MaxFrameSize inbound frames
3679                  */
3680                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3681                 info->rx_buffer_count = 62 - info->tx_buffer_count;
3682         } else {
3683                 /* Calculate the number of PAGE_SIZE buffers needed for */
3684                 /* receive and transmit DMA buffers. */
3685
3686
3687                 /* Calculate the number of DMA buffers necessary to */
3688                 /* hold 7 max size receive frames and one max size transmit frame. */
3689                 /* The receive buffer count is bumped by one so we avoid an */
3690                 /* End of List condition if all receive buffers are used when */
3691                 /* using linked list DMA buffers. */
3692
3693                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3694                 info->rx_buffer_count = (BuffersPerFrame * MAXRXFRAMES) + 6;
3695
3696                 /*
3697                  * limit total TxBuffers & RxBuffers to 62 4K total
3698                  * (ala PCI Allocation)
3699                  */
3700
3701                 if ( (info->tx_buffer_count + info->rx_buffer_count) > 62 )
3702                         info->rx_buffer_count = 62 - info->tx_buffer_count;
3703
3704         }
3705
3706         if ( debug_level >= DEBUG_LEVEL_INFO )
3707                 printk("%s(%d):Allocating %d TX and %d RX DMA buffers.\n",
3708                         __FILE__,__LINE__, info->tx_buffer_count,info->rx_buffer_count);
3709
3710         if ( mgsl_alloc_buffer_list_memory( info ) < 0 ||
3711                   mgsl_alloc_frame_memory(info, info->rx_buffer_list, info->rx_buffer_count) < 0 ||
3712                   mgsl_alloc_frame_memory(info, info->tx_buffer_list, info->tx_buffer_count) < 0 ||
3713                   mgsl_alloc_intermediate_rxbuffer_memory(info) < 0  ||
3714                   mgsl_alloc_intermediate_txbuffer_memory(info) < 0 ) {
3715                 printk("%s(%d):Can't allocate DMA buffer memory\n",__FILE__,__LINE__);
3716                 return -ENOMEM;
3717         }
3718
3719         mgsl_reset_rx_dma_buffers( info );
3720         mgsl_reset_tx_dma_buffers( info );
3721
3722         return 0;
3723
3724 }       /* end of mgsl_allocate_dma_buffers() */
3725
3726 /*
3727  * mgsl_alloc_buffer_list_memory()
3728  *
3729  * Allocate a common DMA buffer for use as the
3730  * receive and transmit buffer lists.
3731  *
3732  * A buffer list is a set of buffer entries where each entry contains
3733  * a pointer to an actual buffer and a pointer to the next buffer entry
3734  * (plus some other info about the buffer).
3735  *
3736  * The buffer entries for a list are built to form a circular list so
3737  * that when the entire list has been traversed you start back at the
3738  * beginning.
3739  *
3740  * This function allocates memory for just the buffer entries.
3741  * The links (pointer to next entry) are filled in with the physical
3742  * address of the next entry so the adapter can navigate the list
3743  * using bus master DMA. The pointers to the actual buffers are filled
3744  * out later when the actual buffers are allocated.
3745  *
3746  * Arguments:           info    pointer to device instance data
3747  * Return Value:        0 if success, otherwise error
3748  */
3749 static int mgsl_alloc_buffer_list_memory( struct mgsl_struct *info )
3750 {
3751         unsigned int i;
3752
3753         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3754                 /* PCI adapter uses shared memory. */
3755                 info->buffer_list = info->memory_base + info->last_mem_alloc;
3756                 info->buffer_list_phys = info->last_mem_alloc;
3757                 info->last_mem_alloc += BUFFERLISTSIZE;
3758         } else {
3759                 /* ISA adapter uses system memory. */
3760                 /* The buffer lists are allocated as a common buffer that both */
3761                 /* the processor and adapter can access. This allows the driver to */
3762                 /* inspect portions of the buffer while other portions are being */
3763                 /* updated by the adapter using Bus Master DMA. */
3764
3765                 info->buffer_list = dma_alloc_coherent(NULL, BUFFERLISTSIZE, &info->buffer_list_dma_addr, GFP_KERNEL);
3766                 if (info->buffer_list == NULL)
3767                         return -ENOMEM;
3768                 info->buffer_list_phys = (u32)(info->buffer_list_dma_addr);
3769         }
3770
3771         /* We got the memory for the buffer entry lists. */
3772         /* Initialize the memory block to all zeros. */
3773         memset( info->buffer_list, 0, BUFFERLISTSIZE );
3774
3775         /* Save virtual address pointers to the receive and */
3776         /* transmit buffer lists. (Receive 1st). These pointers will */
3777         /* be used by the processor to access the lists. */
3778         info->rx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3779         info->tx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3780         info->tx_buffer_list += info->rx_buffer_count;
3781
3782         /*
3783          * Build the links for the buffer entry lists such that
3784          * two circular lists are built. (Transmit and Receive).
3785          *
3786          * Note: the links are physical addresses
3787          * which are read by the adapter to determine the next
3788          * buffer entry to use.
3789          */
3790
3791         for ( i = 0; i < info->rx_buffer_count; i++ ) {
3792                 /* calculate and store physical address of this buffer entry */
3793                 info->rx_buffer_list[i].phys_entry =
3794                         info->buffer_list_phys + (i * sizeof(DMABUFFERENTRY));
3795
3796                 /* calculate and store physical address of */
3797                 /* next entry in cirular list of entries */
3798
3799                 info->rx_buffer_list[i].link = info->buffer_list_phys;
3800
3801                 if ( i < info->rx_buffer_count - 1 )
3802                         info->rx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3803         }
3804
3805         for ( i = 0; i < info->tx_buffer_count; i++ ) {
3806                 /* calculate and store physical address of this buffer entry */
3807                 info->tx_buffer_list[i].phys_entry = info->buffer_list_phys +
3808                         ((info->rx_buffer_count + i) * sizeof(DMABUFFERENTRY));
3809
3810                 /* calculate and store physical address of */
3811                 /* next entry in cirular list of entries */
3812
3813                 info->tx_buffer_list[i].link = info->buffer_list_phys +
3814                         info->rx_buffer_count * sizeof(DMABUFFERENTRY);
3815
3816                 if ( i < info->tx_buffer_count - 1 )
3817                         info->tx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3818         }
3819
3820         return 0;
3821
3822 }       /* end of mgsl_alloc_buffer_list_memory() */
3823
3824 /* Free DMA buffers allocated for use as the
3825  * receive and transmit buffer lists.
3826  * Warning:
3827  *
3828  *      The data transfer buffers associated with the buffer list
3829  *      MUST be freed before freeing the buffer list itself because
3830  *      the buffer list contains the information necessary to free
3831  *      the individual buffers!
3832  */
3833 static void mgsl_free_buffer_list_memory( struct mgsl_struct *info )
3834 {
3835         if (info->buffer_list && info->bus_type != MGSL_BUS_TYPE_PCI)
3836                 dma_free_coherent(NULL, BUFFERLISTSIZE, info->buffer_list, info->buffer_list_dma_addr);
3837
3838         info->buffer_list = NULL;
3839         info->rx_buffer_list = NULL;
3840         info->tx_buffer_list = NULL;
3841
3842 }       /* end of mgsl_free_buffer_list_memory() */
3843
3844 /*
3845  * mgsl_alloc_frame_memory()
3846  *
3847  *      Allocate the frame DMA buffers used by the specified buffer list.
3848  *      Each DMA buffer will be one memory page in size. This is necessary
3849  *      because memory can fragment enough that it may be impossible
3850  *      contiguous pages.
3851  *
3852  * Arguments:
3853  *
3854  *      info            pointer to device instance data
3855  *      BufferList      pointer to list of buffer entries
3856  *      Buffercount     count of buffer entries in buffer list
3857  *
3858  * Return Value:        0 if success, otherwise -ENOMEM
3859  */
3860 static int mgsl_alloc_frame_memory(struct mgsl_struct *info,DMABUFFERENTRY *BufferList,int Buffercount)
3861 {
3862         int i;
3863         u32 phys_addr;
3864
3865         /* Allocate page sized buffers for the receive buffer list */
3866
3867         for ( i = 0; i < Buffercount; i++ ) {
3868                 if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3869                         /* PCI adapter uses shared memory buffers. */
3870                         BufferList[i].virt_addr = info->memory_base + info->last_mem_alloc;
3871                         phys_addr = info->last_mem_alloc;
3872                         info->last_mem_alloc += DMABUFFERSIZE;
3873                 } else {
3874                         /* ISA adapter uses system memory. */
3875                         BufferList[i].virt_addr = dma_alloc_coherent(NULL, DMABUFFERSIZE, &BufferList[i].dma_addr, GFP_KERNEL);
3876                         if (BufferList[i].virt_addr == NULL)
3877                                 return -ENOMEM;
3878                         phys_addr = (u32)(BufferList[i].dma_addr);
3879                 }
3880                 BufferList[i].phys_addr = phys_addr;
3881         }
3882
3883         return 0;
3884
3885 }       /* end of mgsl_alloc_frame_memory() */
3886
3887 /*
3888  * mgsl_free_frame_memory()
3889  *
3890  *      Free the buffers associated with
3891  *      each buffer entry of a buffer list.
3892  *
3893  * Arguments:
3894  *
3895  *      info            pointer to device instance data
3896  *      BufferList      pointer to list of buffer entries
3897  *      Buffercount     count of buffer entries in buffer list
3898  *
3899  * Return Value:        None
3900  */
3901 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList, int Buffercount)
3902 {
3903         int i;
3904
3905         if ( BufferList ) {
3906                 for ( i = 0 ; i < Buffercount ; i++ ) {
3907                         if ( BufferList[i].virt_addr ) {
3908                                 if ( info->bus_type != MGSL_BUS_TYPE_PCI )
3909                                         dma_free_coherent(NULL, DMABUFFERSIZE, BufferList[i].virt_addr, BufferList[i].dma_addr);
3910                                 BufferList[i].virt_addr = NULL;
3911                         }
3912                 }
3913         }
3914
3915 }       /* end of mgsl_free_frame_memory() */
3916
3917 /* mgsl_free_dma_buffers()
3918  *
3919  *      Free DMA buffers
3920  *
3921  * Arguments:           info    pointer to device instance data
3922  * Return Value:        None
3923  */
3924 static void mgsl_free_dma_buffers( struct mgsl_struct *info )
3925 {
3926         mgsl_free_frame_memory( info, info->rx_buffer_list, info->rx_buffer_count );
3927         mgsl_free_frame_memory( info, info->tx_buffer_list, info->tx_buffer_count );
3928         mgsl_free_buffer_list_memory( info );
3929
3930 }       /* end of mgsl_free_dma_buffers() */
3931
3932
3933 /*
3934  * mgsl_alloc_intermediate_rxbuffer_memory()
3935  *
3936  *      Allocate a buffer large enough to hold max_frame_size. This buffer
3937  *      is used to pass an assembled frame to the line discipline.
3938  *
3939  * Arguments:
3940  *
3941  *      info            pointer to device instance data
3942  *
3943  * Return Value:        0 if success, otherwise -ENOMEM
3944  */
3945 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3946 {
3947         info->intermediate_rxbuffer = kmalloc(info->max_frame_size, GFP_KERNEL | GFP_DMA);
3948         if ( info->intermediate_rxbuffer == NULL )
3949                 return -ENOMEM;
3950
3951         return 0;
3952
3953 }       /* end of mgsl_alloc_intermediate_rxbuffer_memory() */
3954
3955 /*
3956  * mgsl_free_intermediate_rxbuffer_memory()
3957  *
3958  *
3959  * Arguments:
3960  *
3961  *      info            pointer to device instance data
3962  *
3963  * Return Value:        None
3964  */
3965 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3966 {
3967         kfree(info->intermediate_rxbuffer);
3968         info->intermediate_rxbuffer = NULL;
3969
3970 }       /* end of mgsl_free_intermediate_rxbuffer_memory() */
3971
3972 /*
3973  * mgsl_alloc_intermediate_txbuffer_memory()
3974  *
3975  *      Allocate intermdiate transmit buffer(s) large enough to hold max_frame_size.
3976  *      This buffer is used to load transmit frames into the adapter's dma transfer
3977  *      buffers when there is sufficient space.
3978  *
3979  * Arguments:
3980  *
3981  *      info            pointer to device instance data
3982  *
3983  * Return Value:        0 if success, otherwise -ENOMEM
3984  */
3985 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info)
3986 {
3987         int i;
3988
3989         if ( debug_level >= DEBUG_LEVEL_INFO )
3990                 printk("%s %s(%d)  allocating %d tx holding buffers\n",
3991                                 info->device_name, __FILE__,__LINE__,info->num_tx_holding_buffers);
3992
3993         memset(info->tx_holding_buffers,0,sizeof(info->tx_holding_buffers));
3994
3995         for ( i=0; i<info->num_tx_holding_buffers; ++i) {
3996                 info->tx_holding_buffers[i].buffer =
3997                         kmalloc(info->max_frame_size, GFP_KERNEL);
3998                 if (info->tx_holding_buffers[i].buffer == NULL) {
3999                         for (--i; i >= 0; i--) {
4000                                 kfree(info->tx_holding_buffers[i].buffer);
4001                                 info->tx_holding_buffers[i].buffer = NULL;
4002                         }
4003                         return -ENOMEM;
4004                 }
4005         }
4006
4007         return 0;
4008
4009 }       /* end of mgsl_alloc_intermediate_txbuffer_memory() */
4010
4011 /*
4012  * mgsl_free_intermediate_txbuffer_memory()
4013  *
4014  *
4015  * Arguments:
4016  *
4017  *      info            pointer to device instance data
4018  *
4019  * Return Value:        None
4020  */
4021 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info)
4022 {
4023         int i;
4024
4025         for ( i=0; i<info->num_tx_holding_buffers; ++i ) {
4026                 kfree(info->tx_holding_buffers[i].buffer);
4027                 info->tx_holding_buffers[i].buffer = NULL;
4028         }
4029
4030         info->get_tx_holding_index = 0;
4031         info->put_tx_holding_index = 0;
4032         info->tx_holding_count = 0;
4033
4034 }       /* end of mgsl_free_intermediate_txbuffer_memory() */
4035
4036
4037 /*
4038  * load_next_tx_holding_buffer()
4039  *
4040  * attempts to load the next buffered tx request into the
4041  * tx dma buffers
4042  *
4043  * Arguments:
4044  *
4045  *      info            pointer to device instance data
4046  *
4047  * Return Value:        true if next buffered tx request loaded
4048  *                      into adapter's tx dma buffer,
4049  *                      false otherwise
4050  */
4051 static bool load_next_tx_holding_buffer(struct mgsl_struct *info)
4052 {
4053         bool ret = false;
4054
4055         if ( info->tx_holding_count ) {
4056                 /* determine if we have enough tx dma buffers
4057                  * to accommodate the next tx frame
4058                  */
4059                 struct tx_holding_buffer *ptx =
4060                         &info->tx_holding_buffers[info->get_tx_holding_index];
4061                 int num_free = num_free_tx_dma_buffers(info);
4062                 int num_needed = ptx->buffer_size / DMABUFFERSIZE;
4063                 if ( ptx->buffer_size % DMABUFFERSIZE )
4064                         ++num_needed;
4065
4066                 if (num_needed <= num_free) {
4067                         info->xmit_cnt = ptx->buffer_size;
4068                         mgsl_load_tx_dma_buffer(info,ptx->buffer,ptx->buffer_size);
4069
4070                         --info->tx_holding_count;
4071                         if ( ++info->get_tx_holding_index >= info->num_tx_holding_buffers)
4072                                 info->get_tx_holding_index=0;
4073
4074                         /* restart transmit timer */
4075                         mod_timer(&info->tx_timer, jiffies + msecs_to_jiffies(5000));
4076
4077                         ret = true;
4078                 }
4079         }
4080
4081         return ret;
4082 }
4083
4084 /*
4085  * save_tx_buffer_request()
4086  *
4087  * attempt to store transmit frame request for later transmission
4088  *
4089  * Arguments:
4090  *
4091  *      info            pointer to device instance data
4092  *      Buffer          pointer to buffer containing frame to load
4093  *      BufferSize      size in bytes of frame in Buffer
4094  *
4095  * Return Value:        1 if able to store, 0 otherwise
4096  */
4097 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize)
4098 {
4099         struct tx_holding_buffer *ptx;
4100
4101         if ( info->tx_holding_count >= info->num_tx_holding_buffers ) {
4102                 return 0;               /* all buffers in use */
4103         }
4104
4105         ptx = &info->tx_holding_buffers[info->put_tx_holding_index];
4106         ptx->buffer_size = BufferSize;
4107         memcpy( ptx->buffer, Buffer, BufferSize);
4108
4109         ++info->tx_holding_count;
4110         if ( ++info->put_tx_holding_index >= info->num_tx_holding_buffers)
4111                 info->put_tx_holding_index=0;
4112
4113         return 1;
4114 }
4115
4116 static int mgsl_claim_resources(struct mgsl_struct *info)
4117 {
4118         if (request_region(info->io_base,info->io_addr_size,"synclink") == NULL) {
4119                 printk( "%s(%d):I/O address conflict on device %s Addr=%08X\n",
4120                         __FILE__,__LINE__,info->device_name, info->io_base);
4121                 return -ENODEV;
4122         }
4123         info->io_addr_requested = true;
4124
4125         if ( request_irq(info->irq_level,mgsl_interrupt,info->irq_flags,
4126                 info->device_name, info ) < 0 ) {
4127                 printk( "%s(%d):Cant request interrupt on device %s IRQ=%d\n",
4128                         __FILE__,__LINE__,info->device_name, info->irq_level );
4129                 goto errout;
4130         }
4131         info->irq_requested = true;
4132
4133         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4134                 if (request_mem_region(info->phys_memory_base,0x40000,"synclink") == NULL) {
4135                         printk( "%s(%d):mem addr conflict device %s Addr=%08X\n",
4136                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base);
4137                         goto errout;
4138                 }
4139                 info->shared_mem_requested = true;
4140                 if (request_mem_region(info->phys_lcr_base + info->lcr_offset,128,"synclink") == NULL) {
4141                         printk( "%s(%d):lcr mem addr conflict device %s Addr=%08X\n",
4142                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base + info->lcr_offset);
4143                         goto errout;
4144                 }
4145                 info->lcr_mem_requested = true;
4146
4147                 info->memory_base = ioremap_nocache(info->phys_memory_base,
4148                                                                 0x40000);
4149                 if (!info->memory_base) {
4150                         printk( "%s(%d):Cant map shared memory on device %s MemAddr=%08X\n",
4151                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4152                         goto errout;
4153                 }
4154
4155                 if ( !mgsl_memory_test(info) ) {
4156                         printk( "%s(%d):Failed shared memory test %s MemAddr=%08X\n",
4157                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4158                         goto errout;
4159                 }
4160
4161                 info->lcr_base = ioremap_nocache(info->phys_lcr_base,
4162                                                                 PAGE_SIZE);
4163                 if (!info->lcr_base) {
4164                         printk( "%s(%d):Cant map LCR memory on device %s MemAddr=%08X\n",
4165                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base );
4166                         goto errout;
4167                 }
4168                 info->lcr_base += info->lcr_offset;
4169
4170         } else {
4171                 /* claim DMA channel */
4172
4173                 if (request_dma(info->dma_level,info->device_name) < 0){
4174                         printk( "%s(%d):Cant request DMA channel on device %s DMA=%d\n",
4175                                 __FILE__,__LINE__,info->device_name, info->dma_level );
4176                         mgsl_release_resources( info );
4177                         return -ENODEV;
4178                 }
4179                 info->dma_requested = true;
4180
4181                 /* ISA adapter uses bus master DMA */
4182                 set_dma_mode(info->dma_level,DMA_MODE_CASCADE);
4183                 enable_dma(info->dma_level);
4184         }
4185
4186         if ( mgsl_allocate_dma_buffers(info) < 0 ) {
4187                 printk( "%s(%d):Cant allocate DMA buffers on device %s DMA=%d\n",
4188                         __FILE__,__LINE__,info->device_name, info->dma_level );
4189                 goto errout;
4190         }
4191
4192         return 0;
4193 errout:
4194         mgsl_release_resources(info);
4195         return -ENODEV;
4196
4197 }       /* end of mgsl_claim_resources() */
4198
4199 static void mgsl_release_resources(struct mgsl_struct *info)
4200 {
4201         if ( debug_level >= DEBUG_LEVEL_INFO )
4202                 printk( "%s(%d):mgsl_release_resources(%s) entry\n",
4203                         __FILE__,__LINE__,info->device_name );
4204
4205         if ( info->irq_requested ) {
4206                 free_irq(info->irq_level, info);
4207                 info->irq_requested = false;
4208         }
4209         if ( info->dma_requested ) {
4210                 disable_dma(info->dma_level);
4211                 free_dma(info->dma_level);
4212                 info->dma_requested = false;
4213         }
4214         mgsl_free_dma_buffers(info);
4215         mgsl_free_intermediate_rxbuffer_memory(info);
4216         mgsl_free_intermediate_txbuffer_memory(info);
4217
4218         if ( info->io_addr_requested ) {
4219                 release_region(info->io_base,info->io_addr_size);
4220                 info->io_addr_requested = false;
4221         }
4222         if ( info->shared_mem_requested ) {
4223                 release_mem_region(info->phys_memory_base,0x40000);
4224                 info->shared_mem_requested = false;
4225         }
4226         if ( info->lcr_mem_requested ) {
4227                 release_mem_region(info->phys_lcr_base + info->lcr_offset,128);
4228                 info->lcr_mem_requested = false;
4229         }
4230         if (info->memory_base){
4231                 iounmap(info->memory_base);
4232                 info->memory_base = NULL;
4233         }
4234         if (info->lcr_base){
4235                 iounmap(info->lcr_base - info->lcr_offset);
4236                 info->lcr_base = NULL;
4237         }
4238
4239         if ( debug_level >= DEBUG_LEVEL_INFO )
4240                 printk( "%s(%d):mgsl_release_resources(%s) exit\n",
4241                         __FILE__,__LINE__,info->device_name );
4242
4243 }       /* end of mgsl_release_resources() */
4244
4245 /* mgsl_add_device()
4246  *
4247  *      Add the specified device instance data structure to the
4248  *      global linked list of devices and increment the device count.
4249  *
4250  * Arguments:           info    pointer to device instance data
4251  * Return Value:        None
4252  */
4253 static void mgsl_add_device( struct mgsl_struct *info )
4254 {
4255         info->next_device = NULL;
4256         info->line = mgsl_device_count;
4257         sprintf(info->device_name,"ttySL%d",info->line);
4258
4259         if (info->line < MAX_TOTAL_DEVICES) {
4260                 if (maxframe[info->line])
4261                         info->max_frame_size = maxframe[info->line];
4262                 info->dosyncppp = dosyncppp[info->line];
4263
4264                 if (txdmabufs[info->line]) {
4265                         info->num_tx_dma_buffers = txdmabufs[info->line];
4266                         if (info->num_tx_dma_buffers < 1)
4267                                 info->num_tx_dma_buffers = 1;
4268                 }
4269
4270                 if (txholdbufs[info->line]) {
4271                         info->num_tx_holding_buffers = txholdbufs[info->line];
4272                         if (info->num_tx_holding_buffers < 1)
4273                                 info->num_tx_holding_buffers = 1;
4274                         else if (info->num_tx_holding_buffers > MAX_TX_HOLDING_BUFFERS)
4275                                 info->num_tx_holding_buffers = MAX_TX_HOLDING_BUFFERS;
4276                 }
4277         }
4278
4279         mgsl_device_count++;
4280
4281         if ( !mgsl_device_list )
4282                 mgsl_device_list = info;
4283         else {
4284                 struct mgsl_struct *current_dev = mgsl_device_list;
4285                 while( current_dev->next_device )
4286                         current_dev = current_dev->next_device;
4287                 current_dev->next_device = info;
4288         }
4289
4290         if ( info->max_frame_size < 4096 )
4291                 info->max_frame_size = 4096;
4292         else if ( info->max_frame_size > 65535 )
4293                 info->max_frame_size = 65535;
4294
4295         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4296                 printk( "SyncLink PCI v%d %s: IO=%04X IRQ=%d Mem=%08X,%08X MaxFrameSize=%u\n",
4297                         info->hw_version + 1, info->device_name, info->io_base, info->irq_level,
4298                         info->phys_memory_base, info->phys_lcr_base,
4299                         info->max_frame_size );
4300         } else {
4301                 printk( "SyncLink ISA %s: IO=%04X IRQ=%d DMA=%d MaxFrameSize=%u\n",
4302                         info->device_name, info->io_base, info->irq_level, info->dma_level,
4303                         info->max_frame_size );
4304         }
4305
4306 #if SYNCLINK_GENERIC_HDLC
4307         hdlcdev_init(info);
4308 #endif
4309
4310 }       /* end of mgsl_add_device() */
4311
4312 /* mgsl_allocate_device()
4313  *
4314  *      Allocate and initialize a device instance structure
4315  *
4316  * Arguments:           none
4317  * Return Value:        pointer to mgsl_struct if success, otherwise NULL
4318  */
4319 static struct mgsl_struct* mgsl_allocate_device(void)
4320 {
4321         struct mgsl_struct *info;
4322
4323         info = kzalloc(sizeof(struct mgsl_struct),
4324                  GFP_KERNEL);
4325
4326         if (!info) {
4327                 printk("Error can't allocate device instance data\n");
4328         } else {
4329                 info->magic = MGSL_MAGIC;
4330                 INIT_WORK(&info->task, mgsl_bh_handler);
4331                 info->max_frame_size = 4096;
4332                 info->close_delay = 5*HZ/10;
4333                 info->closing_wait = 30*HZ;
4334                 tty_port_init(&info->port);
4335                 init_waitqueue_head(&info->status_event_wait_q);
4336                 init_waitqueue_head(&info->event_wait_q);
4337                 spin_lock_init(&info->irq_spinlock);
4338                 spin_lock_init(&info->netlock);
4339                 memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
4340                 info->idle_mode = HDLC_TXIDLE_FLAGS;
4341                 info->num_tx_dma_buffers = 1;
4342                 info->num_tx_holding_buffers = 0;
4343         }
4344
4345         return info;
4346
4347 }       /* end of mgsl_allocate_device()*/
4348
4349 static const struct tty_operations mgsl_ops = {
4350         .open = mgsl_open,
4351         .close = mgsl_close,
4352         .write = mgsl_write,
4353         .put_char = mgsl_put_char,
4354         .flush_chars = mgsl_flush_chars,
4355         .write_room = mgsl_write_room,
4356         .chars_in_buffer = mgsl_chars_in_buffer,
4357         .flush_buffer = mgsl_flush_buffer,
4358         .ioctl = mgsl_ioctl,
4359         .throttle = mgsl_throttle,
4360         .unthrottle = mgsl_unthrottle,
4361         .send_xchar = mgsl_send_xchar,
4362         .break_ctl = mgsl_break,
4363         .wait_until_sent = mgsl_wait_until_sent,
4364         .read_proc = mgsl_read_proc,
4365         .set_termios = mgsl_set_termios,
4366         .stop = mgsl_stop,
4367         .start = mgsl_start,
4368         .hangup = mgsl_hangup,
4369         .tiocmget = tiocmget,
4370         .tiocmset = tiocmset,
4371 };
4372
4373 /*
4374  * perform tty device initialization
4375  */
4376 static int mgsl_init_tty(void)
4377 {
4378         int rc;
4379
4380         serial_driver = alloc_tty_driver(128);
4381         if (!serial_driver)
4382                 return -ENOMEM;
4383
4384         serial_driver->owner = THIS_MODULE;
4385         serial_driver->driver_name = "synclink";
4386         serial_driver->name = "ttySL";
4387         serial_driver->major = ttymajor;
4388         serial_driver->minor_start = 64;
4389         serial_driver->type = TTY_DRIVER_TYPE_SERIAL;
4390         serial_driver->subtype = SERIAL_TYPE_NORMAL;
4391         serial_driver->init_termios = tty_std_termios;
4392         serial_driver->init_termios.c_cflag =
4393                 B9600 | CS8 | CREAD | HUPCL | CLOCAL;
4394         serial_driver->init_termios.c_ispeed = 9600;
4395         serial_driver->init_termios.c_ospeed = 9600;
4396         serial_driver->flags = TTY_DRIVER_REAL_RAW;
4397         tty_set_operations(serial_driver, &mgsl_ops);
4398         if ((rc = tty_register_driver(serial_driver)) < 0) {
4399                 printk("%s(%d):Couldn't register serial driver\n",
4400                         __FILE__,__LINE__);
4401                 put_tty_driver(serial_driver);
4402                 serial_driver = NULL;
4403                 return rc;
4404         }
4405
4406         printk("%s %s, tty major#%d\n",
4407                 driver_name, driver_version,
4408                 serial_driver->major);
4409         return 0;
4410 }
4411
4412 /* enumerate user specified ISA adapters
4413  */
4414 static void mgsl_enum_isa_devices(void)
4415 {
4416         struct mgsl_struct *info;
4417         int i;
4418
4419         /* Check for user specified ISA devices */
4420
4421         for (i=0 ;(i < MAX_ISA_DEVICES) && io[i] && irq[i]; i++){
4422                 if ( debug_level >= DEBUG_LEVEL_INFO )
4423                         printk("ISA device specified io=%04X,irq=%d,dma=%d\n",
4424                                 io[i], irq[i], dma[i] );
4425
4426                 info = mgsl_allocate_device();
4427                 if ( !info ) {
4428                         /* error allocating device instance data */
4429                         if ( debug_level >= DEBUG_LEVEL_ERROR )
4430                                 printk( "can't allocate device instance data.\n");
4431                         continue;
4432                 }
4433
4434                 /* Copy user configuration info to device instance data */
4435                 info->io_base = (unsigned int)io[i];
4436                 info->irq_level = (unsigned int)irq[i];
4437                 info->irq_level = irq_canonicalize(info->irq_level);
4438                 info->dma_level = (unsigned int)dma[i];
4439                 info->bus_type = MGSL_BUS_TYPE_ISA;
4440                 info->io_addr_size = 16;
4441                 info->irq_flags = 0;
4442
4443                 mgsl_add_device( info );
4444         }
4445 }
4446
4447 static void synclink_cleanup(void)
4448 {
4449         int rc;
4450         struct mgsl_struct *info;
4451         struct mgsl_struct *tmp;
4452
4453         printk("Unloading %s: %s\n", driver_name, driver_version);
4454
4455         if (serial_driver) {
4456                 if ((rc = tty_unregister_driver(serial_driver)))
4457                         printk("%s(%d) failed to unregister tty driver err=%d\n",
4458                                __FILE__,__LINE__,rc);
4459                 put_tty_driver(serial_driver);
4460         }
4461
4462         info = mgsl_device_list;
4463         while(info) {
4464 #if SYNCLINK_GENERIC_HDLC
4465                 hdlcdev_exit(info);
4466 #endif
4467                 mgsl_release_resources(info);
4468                 tmp = info;
4469                 info = info->next_device;
4470                 kfree(tmp);
4471         }
4472
4473         if (pci_registered)
4474                 pci_unregister_driver(&synclink_pci_driver);
4475 }
4476
4477 static int __init synclink_init(void)
4478 {
4479         int rc;
4480
4481         if (break_on_load) {
4482                 mgsl_get_text_ptr();
4483                 BREAKPOINT();
4484         }
4485
4486         printk("%s %s\n", driver_name, driver_version);
4487
4488         mgsl_enum_isa_devices();
4489         if ((rc = pci_register_driver(&synclink_pci_driver)) < 0)
4490                 printk("%s:failed to register PCI driver, error=%d\n",__FILE__,rc);
4491         else
4492                 pci_registered = true;
4493
4494         if ((rc = mgsl_init_tty()) < 0)
4495                 goto error;
4496
4497         return 0;
4498
4499 error:
4500         synclink_cleanup();
4501         return rc;
4502 }
4503
4504 static void __exit synclink_exit(void)
4505 {
4506         synclink_cleanup();
4507 }
4508
4509 module_init(synclink_init);
4510 module_exit(synclink_exit);
4511
4512 /*
4513  * usc_RTCmd()
4514  *
4515  * Issue a USC Receive/Transmit command to the
4516  * Channel Command/Address Register (CCAR).
4517  *
4518  * Notes:
4519  *
4520  *    The command is encoded in the most significant 5 bits <15..11>
4521  *    of the CCAR value. Bits <10..7> of the CCAR must be preserved
4522  *    and Bits <6..0> must be written as zeros.
4523  *
4524  * Arguments:
4525  *
4526  *    info   pointer to device information structure
4527  *    Cmd    command mask (use symbolic macros)
4528  *
4529  * Return Value:
4530  *
4531  *    None
4532  */
4533 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd )
4534 {
4535         /* output command to CCAR in bits <15..11> */
4536         /* preserve bits <10..7>, bits <6..0> must be zero */
4537
4538         outw( Cmd + info->loopback_bits, info->io_base + CCAR );
4539
4540         /* Read to flush write to CCAR */
4541         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4542                 inw( info->io_base + CCAR );
4543
4544 }       /* end of usc_RTCmd() */
4545
4546 /*
4547  * usc_DmaCmd()
4548  *
4549  *    Issue a DMA command to the DMA Command/Address Register (DCAR).
4550  *
4551  * Arguments:
4552  *
4553  *    info   pointer to device information structure
4554  *    Cmd    DMA command mask (usc_DmaCmd_XX Macros)
4555  *
4556  * Return Value:
4557  *
4558  *       None
4559  */
4560 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd )
4561 {
4562         /* write command mask to DCAR */
4563         outw( Cmd + info->mbre_bit, info->io_base );
4564
4565         /* Read to flush write to DCAR */
4566         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4567                 inw( info->io_base );
4568
4569 }       /* end of usc_DmaCmd() */
4570
4571 /*
4572  * usc_OutDmaReg()
4573  *
4574  *    Write a 16-bit value to a USC DMA register
4575  *
4576  * Arguments:
4577  *
4578  *    info      pointer to device info structure
4579  *    RegAddr   register address (number) for write
4580  *    RegValue  16-bit value to write to register
4581  *
4582  * Return Value:
4583  *
4584  *    None
4585  *
4586  */
4587 static void usc_OutDmaReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4588 {
4589         /* Note: The DCAR is located at the adapter base address */
4590         /* Note: must preserve state of BIT8 in DCAR */
4591
4592         outw( RegAddr + info->mbre_bit, info->io_base );
4593         outw( RegValue, info->io_base );
4594
4595         /* Read to flush write to DCAR */
4596         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4597                 inw( info->io_base );
4598
4599 }       /* end of usc_OutDmaReg() */
4600
4601 /*
4602  * usc_InDmaReg()
4603  *
4604  *    Read a 16-bit value from a DMA register
4605  *
4606  * Arguments:
4607  *
4608  *    info     pointer to device info structure
4609  *    RegAddr  register address (number) to read from
4610  *
4611  * Return Value:
4612  *
4613  *    The 16-bit value read from register
4614  *
4615  */
4616 static u16 usc_InDmaReg( struct mgsl_struct *info, u16 RegAddr )
4617 {
4618         /* Note: The DCAR is located at the adapter base address */
4619         /* Note: must preserve state of BIT8 in DCAR */
4620
4621         outw( RegAddr + info->mbre_bit, info->io_base );
4622         return inw( info->io_base );
4623
4624 }       /* end of usc_InDmaReg() */
4625
4626 /*
4627  *
4628  * usc_OutReg()
4629  *
4630  *    Write a 16-bit value to a USC serial channel register
4631  *
4632  * Arguments:
4633  *
4634  *    info      pointer to device info structure
4635  *    RegAddr   register address (number) to write to
4636  *    RegValue  16-bit value to write to register
4637  *
4638  * Return Value:
4639  *
4640  *    None
4641  *
4642  */
4643 static void usc_OutReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4644 {
4645         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4646         outw( RegValue, info->io_base + CCAR );
4647
4648         /* Read to flush write to CCAR */
4649         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4650                 inw( info->io_base + CCAR );
4651
4652 }       /* end of usc_OutReg() */
4653
4654 /*
4655  * usc_InReg()
4656  *
4657  *    Reads a 16-bit value from a USC serial channel register
4658  *
4659  * Arguments:
4660  *
4661  *    info       pointer to device extension
4662  *    RegAddr    register address (number) to read from
4663  *
4664  * Return Value:
4665  *
4666  *    16-bit value read from register
4667  */
4668 static u16 usc_InReg( struct mgsl_struct *info, u16 RegAddr )
4669 {
4670         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4671         return inw( info->io_base + CCAR );
4672
4673 }       /* end of usc_InReg() */
4674
4675 /* usc_set_sdlc_mode()
4676  *
4677  *    Set up the adapter for SDLC DMA communications.
4678  *
4679  * Arguments:           info    pointer to device instance data
4680  * Return Value:        NONE
4681  */
4682 static void usc_set_sdlc_mode( struct mgsl_struct *info )
4683 {
4684         u16 RegValue;
4685         bool PreSL1660;
4686
4687         /*
4688          * determine if the IUSC on the adapter is pre-SL1660. If
4689          * not, take advantage of the UnderWait feature of more
4690          * modern chips. If an underrun occurs and this bit is set,
4691          * the transmitter will idle the programmed idle pattern
4692          * until the driver has time to service the underrun. Otherwise,
4693          * the dma controller may get the cycles previously requested
4694          * and begin transmitting queued tx data.
4695          */
4696         usc_OutReg(info,TMCR,0x1f);
4697         RegValue=usc_InReg(info,TMDR);
4698         PreSL1660 = (RegValue == IUSC_PRE_SL1660);
4699
4700         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
4701         {
4702            /*
4703            ** Channel Mode Register (CMR)
4704            **
4705            ** <15..14>    10    Tx Sub Modes, Send Flag on Underrun
4706            ** <13>        0     0 = Transmit Disabled (initially)
4707            ** <12>        0     1 = Consecutive Idles share common 0
4708            ** <11..8>     1110  Transmitter Mode = HDLC/SDLC Loop
4709            ** <7..4>      0000  Rx Sub Modes, addr/ctrl field handling
4710            ** <3..0>      0110  Receiver Mode = HDLC/SDLC
4711            **
4712            ** 1000 1110 0000 0110 = 0x8e06
4713            */
4714            RegValue = 0x8e06;
4715
4716            /*--------------------------------------------------
4717             * ignore user options for UnderRun Actions and
4718             * preambles
4719             *--------------------------------------------------*/
4720         }
4721         else
4722         {
4723                 /* Channel mode Register (CMR)
4724                  *
4725                  * <15..14>  00    Tx Sub modes, Underrun Action
4726                  * <13>      0     1 = Send Preamble before opening flag
4727                  * <12>      0     1 = Consecutive Idles share common 0
4728                  * <11..8>   0110  Transmitter mode = HDLC/SDLC
4729                  * <7..4>    0000  Rx Sub modes, addr/ctrl field handling
4730                  * <3..0>    0110  Receiver mode = HDLC/SDLC
4731                  *
4732                  * 0000 0110 0000 0110 = 0x0606
4733                  */
4734                 if (info->params.mode == MGSL_MODE_RAW) {
4735                         RegValue = 0x0001;              /* Set Receive mode = external sync */
4736
4737                         usc_OutReg( info, IOCR,         /* Set IOCR DCD is RxSync Detect Input */
4738                                 (unsigned short)((usc_InReg(info, IOCR) & ~(BIT13|BIT12)) | BIT12));
4739
4740                         /*
4741                          * TxSubMode:
4742                          *      CMR <15>                0       Don't send CRC on Tx Underrun
4743                          *      CMR <14>                x       undefined
4744                          *      CMR <13>                0       Send preamble before openning sync
4745                          *      CMR <12>                0       Send 8-bit syncs, 1=send Syncs per TxLength
4746                          *
4747                          * TxMode:
4748                          *      CMR <11-8)      0100    MonoSync
4749                          *
4750                          *      0x00 0100 xxxx xxxx  04xx
4751                          */
4752                         RegValue |= 0x0400;
4753                 }
4754                 else {
4755
4756                 RegValue = 0x0606;
4757
4758                 if ( info->params.flags & HDLC_FLAG_UNDERRUN_ABORT15 )
4759                         RegValue |= BIT14;
4760                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_FLAG )
4761                         RegValue |= BIT15;
4762                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_CRC )
4763                         RegValue |= BIT15 + BIT14;
4764                 }
4765
4766                 if ( info->params.preamble != HDLC_PREAMBLE_PATTERN_NONE )
4767                         RegValue |= BIT13;
4768         }
4769
4770         if ( info->params.mode == MGSL_MODE_HDLC &&
4771                 (info->params.flags & HDLC_FLAG_SHARE_ZERO) )
4772                 RegValue |= BIT12;
4773
4774         if ( info->params.addr_filter != 0xff )
4775         {
4776                 /* set up receive address filtering */
4777                 usc_OutReg( info, RSR, info->params.addr_filter );
4778                 RegValue |= BIT4;
4779         }
4780
4781         usc_OutReg( info, CMR, RegValue );
4782         info->cmr_value = RegValue;
4783
4784         /* Receiver mode Register (RMR)
4785          *
4786          * <15..13>  000    encoding
4787          * <12..11>  00     FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4788          * <10>      1      1 = Set CRC to all 1s (use for SDLC/HDLC)
4789          * <9>       0      1 = Include Receive chars in CRC
4790          * <8>       1      1 = Use Abort/PE bit as abort indicator
4791          * <7..6>    00     Even parity
4792          * <5>       0      parity disabled
4793          * <4..2>    000    Receive Char Length = 8 bits
4794          * <1..0>    00     Disable Receiver
4795          *
4796          * 0000 0101 0000 0000 = 0x0500
4797          */
4798
4799         RegValue = 0x0500;
4800
4801         switch ( info->params.encoding ) {
4802         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4803         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4804         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4805         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4806         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4807         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4808         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4809         }
4810
4811         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4812                 RegValue |= BIT9;
4813         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4814                 RegValue |= ( BIT12 | BIT10 | BIT9 );
4815
4816         usc_OutReg( info, RMR, RegValue );
4817
4818         /* Set the Receive count Limit Register (RCLR) to 0xffff. */
4819         /* When an opening flag of an SDLC frame is recognized the */
4820         /* Receive Character count (RCC) is loaded with the value in */
4821         /* RCLR. The RCC is decremented for each received byte.  The */
4822         /* value of RCC is stored after the closing flag of the frame */
4823         /* allowing the frame size to be computed. */
4824
4825         usc_OutReg( info, RCLR, RCLRVALUE );
4826
4827         usc_RCmd( info, RCmd_SelectRicrdma_level );
4828
4829         /* Receive Interrupt Control Register (RICR)
4830          *
4831          * <15..8>      ?       RxFIFO DMA Request Level
4832          * <7>          0       Exited Hunt IA (Interrupt Arm)
4833          * <6>          0       Idle Received IA
4834          * <5>          0       Break/Abort IA
4835          * <4>          0       Rx Bound IA
4836          * <3>          1       Queued status reflects oldest 2 bytes in FIFO
4837          * <2>          0       Abort/PE IA
4838          * <1>          1       Rx Overrun IA
4839          * <0>          0       Select TC0 value for readback
4840          *
4841          *      0000 0000 0000 1000 = 0x000a
4842          */
4843
4844         /* Carry over the Exit Hunt and Idle Received bits */
4845         /* in case they have been armed by usc_ArmEvents.   */
4846
4847         RegValue = usc_InReg( info, RICR ) & 0xc0;
4848
4849         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4850                 usc_OutReg( info, RICR, (u16)(0x030a | RegValue) );
4851         else
4852                 usc_OutReg( info, RICR, (u16)(0x140a | RegValue) );
4853
4854         /* Unlatch all Rx status bits and clear Rx status IRQ Pending */
4855
4856         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
4857         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
4858
4859         /* Transmit mode Register (TMR)
4860          *
4861          * <15..13>     000     encoding
4862          * <12..11>     00      FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4863          * <10>         1       1 = Start CRC as all 1s (use for SDLC/HDLC)
4864          * <9>          0       1 = Tx CRC Enabled
4865          * <8>          0       1 = Append CRC to end of transmit frame
4866          * <7..6>       00      Transmit parity Even
4867          * <5>          0       Transmit parity Disabled
4868          * <4..2>       000     Tx Char Length = 8 bits
4869          * <1..0>       00      Disable Transmitter
4870          *
4871          *      0000 0100 0000 0000 = 0x0400
4872          */
4873
4874         RegValue = 0x0400;
4875
4876         switch ( info->params.encoding ) {
4877         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4878         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4879         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4880         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4881         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4882         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4883         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4884         }
4885
4886         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4887                 RegValue |= BIT9 + BIT8;
4888         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4889                 RegValue |= ( BIT12 | BIT10 | BIT9 | BIT8);
4890
4891         usc_OutReg( info, TMR, RegValue );
4892
4893         usc_set_txidle( info );
4894
4895
4896         usc_TCmd( info, TCmd_SelectTicrdma_level );
4897
4898         /* Transmit Interrupt Control Register (TICR)
4899          *
4900          * <15..8>      ?       Transmit FIFO DMA Level
4901          * <7>          0       Present IA (Interrupt Arm)
4902          * <6>          0       Idle Sent IA
4903          * <5>          1       Abort Sent IA
4904          * <4>          1       EOF/EOM Sent IA
4905          * <3>          0       CRC Sent IA
4906          * <2>          1       1 = Wait for SW Trigger to Start Frame
4907          * <1>          1       Tx Underrun IA
4908          * <0>          0       TC0 constant on read back
4909          *
4910          *      0000 0000 0011 0110 = 0x0036
4911          */
4912
4913         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4914                 usc_OutReg( info, TICR, 0x0736 );
4915         else
4916                 usc_OutReg( info, TICR, 0x1436 );
4917
4918         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
4919         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
4920
4921         /*
4922         ** Transmit Command/Status Register (TCSR)
4923         **
4924         ** <15..12>     0000    TCmd
4925         ** <11>         0/1     UnderWait
4926         ** <10..08>     000     TxIdle
4927         ** <7>          x       PreSent
4928         ** <6>          x       IdleSent
4929         ** <5>          x       AbortSent
4930         ** <4>          x       EOF/EOM Sent
4931         ** <3>          x       CRC Sent
4932         ** <2>          x       All Sent
4933         ** <1>          x       TxUnder
4934         ** <0>          x       TxEmpty
4935         **
4936         ** 0000 0000 0000 0000 = 0x0000
4937         */
4938         info->tcsr_value = 0;
4939
4940         if ( !PreSL1660 )
4941                 info->tcsr_value |= TCSR_UNDERWAIT;
4942
4943         usc_OutReg( info, TCSR, info->tcsr_value );
4944
4945         /* Clock mode Control Register (CMCR)
4946          *
4947          * <15..14>     00      counter 1 Source = Disabled
4948          * <13..12>     00      counter 0 Source = Disabled
4949          * <11..10>     11      BRG1 Input is TxC Pin
4950          * <9..8>       11      BRG0 Input is TxC Pin
4951          * <7..6>       01      DPLL Input is BRG1 Output
4952          * <5..3>       XXX     TxCLK comes from Port 0
4953          * <2..0>       XXX     RxCLK comes from Port 1
4954          *
4955          *      0000 1111 0111 0111 = 0x0f77
4956          */
4957
4958         RegValue = 0x0f40;
4959
4960         if ( info->params.flags & HDLC_FLAG_RXC_DPLL )
4961                 RegValue |= 0x0003;     /* RxCLK from DPLL */
4962         else if ( info->params.flags & HDLC_FLAG_RXC_BRG )
4963                 RegValue |= 0x0004;     /* RxCLK from BRG0 */
4964         else if ( info->params.flags & HDLC_FLAG_RXC_TXCPIN)
4965                 RegValue |= 0x0006;     /* RxCLK from TXC Input */
4966         else
4967                 RegValue |= 0x0007;     /* RxCLK from Port1 */
4968
4969         if ( info->params.flags & HDLC_FLAG_TXC_DPLL )
4970                 RegValue |= 0x0018;     /* TxCLK from DPLL */
4971         else if ( info->params.flags & HDLC_FLAG_TXC_BRG )
4972                 RegValue |= 0x0020;     /* TxCLK from BRG0 */
4973         else if ( info->params.flags & HDLC_FLAG_TXC_RXCPIN)
4974                 RegValue |= 0x0038;     /* RxCLK from TXC Input */
4975         else
4976                 RegValue |= 0x0030;     /* TxCLK from Port0 */
4977
4978         usc_OutReg( info, CMCR, RegValue );
4979
4980
4981         /* Hardware Configuration Register (HCR)
4982          *
4983          * <15..14>     00      CTR0 Divisor:00=32,01=16,10=8,11=4
4984          * <13>         0       CTR1DSel:0=CTR0Div determines CTR0Div
4985          * <12>         0       CVOK:0=report code violation in biphase
4986          * <11..10>     00      DPLL Divisor:00=32,01=16,10=8,11=4
4987          * <9..8>       XX      DPLL mode:00=disable,01=NRZ,10=Biphase,11=Biphase Level
4988          * <7..6>       00      reserved
4989          * <5>          0       BRG1 mode:0=continuous,1=single cycle
4990          * <4>          X       BRG1 Enable
4991          * <3..2>       00      reserved
4992          * <1>          0       BRG0 mode:0=continuous,1=single cycle
4993          * <0>          0       BRG0 Enable
4994          */
4995
4996         RegValue = 0x0000;
4997
4998         if ( info->params.flags & (HDLC_FLAG_RXC_DPLL + HDLC_FLAG_TXC_DPLL) ) {
4999                 u32 XtalSpeed;
5000                 u32 DpllDivisor;
5001                 u16 Tc;
5002
5003                 /*  DPLL is enabled. Use BRG1 to provide continuous reference clock  */
5004                 /*  for DPLL. DPLL mode in HCR is dependent on the encoding used. */
5005
5006                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5007                         XtalSpeed = 11059200;
5008                 else
5009                         XtalSpeed = 14745600;
5010
5011                 if ( info->params.flags & HDLC_FLAG_DPLL_DIV16 ) {
5012                         DpllDivisor = 16;
5013                         RegValue |= BIT10;
5014                 }
5015                 else if ( info->params.flags & HDLC_FLAG_DPLL_DIV8 ) {
5016                         DpllDivisor = 8;
5017                         RegValue |= BIT11;
5018                 }
5019                 else
5020                         DpllDivisor = 32;
5021
5022                 /*  Tc = (Xtal/Speed) - 1 */
5023                 /*  If twice the remainder of (Xtal/Speed) is greater than Speed */
5024                 /*  then rounding up gives a more precise time constant. Instead */
5025                 /*  of rounding up and then subtracting 1 we just don't subtract */
5026                 /*  the one in this case. */
5027
5028                 /*--------------------------------------------------
5029                  * ejz: for DPLL mode, application should use the
5030                  * same clock speed as the partner system, even
5031                  * though clocking is derived from the input RxData.
5032                  * In case the user uses a 0 for the clock speed,
5033                  * default to 0xffffffff and don't try to divide by
5034                  * zero
5035                  *--------------------------------------------------*/
5036                 if ( info->params.clock_speed )
5037                 {
5038                         Tc = (u16)((XtalSpeed/DpllDivisor)/info->params.clock_speed);
5039                         if ( !((((XtalSpeed/DpllDivisor) % info->params.clock_speed) * 2)
5040                                / info->params.clock_speed) )
5041                                 Tc--;
5042                 }
5043                 else
5044                         Tc = -1;
5045
5046
5047                 /* Write 16-bit Time Constant for BRG1 */
5048                 usc_OutReg( info, TC1R, Tc );
5049
5050                 RegValue |= BIT4;               /* enable BRG1 */
5051
5052                 switch ( info->params.encoding ) {
5053                 case HDLC_ENCODING_NRZ:
5054                 case HDLC_ENCODING_NRZB:
5055                 case HDLC_ENCODING_NRZI_MARK:
5056                 case HDLC_ENCODING_NRZI_SPACE: RegValue |= BIT8; break;
5057                 case HDLC_ENCODING_BIPHASE_MARK:
5058                 case HDLC_ENCODING_BIPHASE_SPACE: RegValue |= BIT9; break;
5059                 case HDLC_ENCODING_BIPHASE_LEVEL:
5060                 case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT9 + BIT8; break;
5061                 }
5062         }
5063
5064         usc_OutReg( info, HCR, RegValue );
5065
5066
5067         /* Channel Control/status Register (CCSR)
5068          *
5069          * <15>         X       RCC FIFO Overflow status (RO)
5070          * <14>         X       RCC FIFO Not Empty status (RO)
5071          * <13>         0       1 = Clear RCC FIFO (WO)
5072          * <12>         X       DPLL Sync (RW)
5073          * <11>         X       DPLL 2 Missed Clocks status (RO)
5074          * <10>         X       DPLL 1 Missed Clock status (RO)
5075          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
5076          * <7>          X       SDLC Loop On status (RO)
5077          * <6>          X       SDLC Loop Send status (RO)
5078          * <5>          1       Bypass counters for TxClk and RxClk (RW)
5079          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
5080          * <1..0>       00      reserved
5081          *
5082          *      0000 0000 0010 0000 = 0x0020
5083          */
5084
5085         usc_OutReg( info, CCSR, 0x1020 );
5086
5087
5088         if ( info->params.flags & HDLC_FLAG_AUTO_CTS ) {
5089                 usc_OutReg( info, SICR,
5090                             (u16)(usc_InReg(info,SICR) | SICR_CTS_INACTIVE) );
5091         }
5092
5093
5094         /* enable Master Interrupt Enable bit (MIE) */
5095         usc_EnableMasterIrqBit( info );
5096
5097         usc_ClearIrqPendingBits( info, RECEIVE_STATUS + RECEIVE_DATA +
5098                                 TRANSMIT_STATUS + TRANSMIT_DATA + MISC);
5099
5100         /* arm RCC underflow interrupt */
5101         usc_OutReg(info, SICR, (u16)(usc_InReg(info,SICR) | BIT3));
5102         usc_EnableInterrupts(info, MISC);
5103
5104         info->mbre_bit = 0;
5105         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5106         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5107         info->mbre_bit = BIT8;
5108         outw( BIT8, info->io_base );                    /* set Master Bus Enable (DCAR) */
5109
5110         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
5111                 /* Enable DMAEN (Port 7, Bit 14) */
5112                 /* This connects the DMA request signal to the ISA bus */
5113                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) & ~BIT14));
5114         }
5115
5116         /* DMA Control Register (DCR)
5117          *
5118          * <15..14>     10      Priority mode = Alternating Tx/Rx
5119          *              01      Rx has priority
5120          *              00      Tx has priority
5121          *
5122          * <13>         1       Enable Priority Preempt per DCR<15..14>
5123          *                      (WARNING DCR<11..10> must be 00 when this is 1)
5124          *              0       Choose activate channel per DCR<11..10>
5125          *
5126          * <12>         0       Little Endian for Array/List
5127          * <11..10>     00      Both Channels can use each bus grant
5128          * <9..6>       0000    reserved
5129          * <5>          0       7 CLK - Minimum Bus Re-request Interval
5130          * <4>          0       1 = drive D/C and S/D pins
5131          * <3>          1       1 = Add one wait state to all DMA cycles.
5132          * <2>          0       1 = Strobe /UAS on every transfer.
5133          * <1..0>       11      Addr incrementing only affects LS24 bits
5134          *
5135          *      0110 0000 0000 1011 = 0x600b
5136          */
5137
5138         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5139                 /* PCI adapter does not need DMA wait state */
5140                 usc_OutDmaReg( info, DCR, 0xa00b );
5141         }
5142         else
5143                 usc_OutDmaReg( info, DCR, 0x800b );
5144
5145
5146         /* Receive DMA mode Register (RDMR)
5147          *
5148          * <15..14>     11      DMA mode = Linked List Buffer mode
5149          * <13>         1       RSBinA/L = store Rx status Block in Arrary/List entry
5150          * <12>         1       Clear count of List Entry after fetching
5151          * <11..10>     00      Address mode = Increment
5152          * <9>          1       Terminate Buffer on RxBound
5153          * <8>          0       Bus Width = 16bits
5154          * <7..0>       ?       status Bits (write as 0s)
5155          *
5156          * 1111 0010 0000 0000 = 0xf200
5157          */
5158
5159         usc_OutDmaReg( info, RDMR, 0xf200 );
5160
5161
5162         /* Transmit DMA mode Register (TDMR)
5163          *
5164          * <15..14>     11      DMA mode = Linked List Buffer mode
5165          * <13>         1       TCBinA/L = fetch Tx Control Block from List entry
5166          * <12>         1       Clear count of List Entry after fetching
5167          * <11..10>     00      Address mode = Increment
5168          * <9>          1       Terminate Buffer on end of frame
5169          * <8>          0       Bus Width = 16bits
5170          * <7..0>       ?       status Bits (Read Only so write as 0)
5171          *
5172          *      1111 0010 0000 0000 = 0xf200
5173          */
5174
5175         usc_OutDmaReg( info, TDMR, 0xf200 );
5176
5177
5178         /* DMA Interrupt Control Register (DICR)
5179          *
5180          * <15>         1       DMA Interrupt Enable
5181          * <14>         0       1 = Disable IEO from USC
5182          * <13>         0       1 = Don't provide vector during IntAck
5183          * <12>         1       1 = Include status in Vector
5184          * <10..2>      0       reserved, Must be 0s
5185          * <1>          0       1 = Rx DMA Interrupt Enabled
5186          * <0>          0       1 = Tx DMA Interrupt Enabled
5187          *
5188          *      1001 0000 0000 0000 = 0x9000
5189          */
5190
5191         usc_OutDmaReg( info, DICR, 0x9000 );
5192
5193         usc_InDmaReg( info, RDMR );             /* clear pending receive DMA IRQ bits */
5194         usc_InDmaReg( info, TDMR );             /* clear pending transmit DMA IRQ bits */
5195         usc_OutDmaReg( info, CDIR, 0x0303 );    /* clear IUS and Pending for Tx and Rx */
5196
5197         /* Channel Control Register (CCR)
5198          *
5199          * <15..14>     10      Use 32-bit Tx Control Blocks (TCBs)
5200          * <13>         0       Trigger Tx on SW Command Disabled
5201          * <12>         0       Flag Preamble Disabled
5202          * <11..10>     00      Preamble Length
5203          * <9..8>       00      Preamble Pattern
5204          * <7..6>       10      Use 32-bit Rx status Blocks (RSBs)
5205          * <5>          0       Trigger Rx on SW Command Disabled
5206          * <4..0>       0       reserved
5207          *
5208          *      1000 0000 1000 0000 = 0x8080
5209          */
5210
5211         RegValue = 0x8080;
5212
5213         switch ( info->params.preamble_length ) {
5214         case HDLC_PREAMBLE_LENGTH_16BITS: RegValue |= BIT10; break;
5215         case HDLC_PREAMBLE_LENGTH_32BITS: RegValue |= BIT11; break;
5216         case HDLC_PREAMBLE_LENGTH_64BITS: RegValue |= BIT11 + BIT10; break;
5217         }
5218
5219         switch ( info->params.preamble ) {
5220         case HDLC_PREAMBLE_PATTERN_FLAGS: RegValue |= BIT8 + BIT12; break;
5221         case HDLC_PREAMBLE_PATTERN_ONES:  RegValue |= BIT8; break;
5222         case HDLC_PREAMBLE_PATTERN_10:    RegValue |= BIT9; break;
5223         case HDLC_PREAMBLE_PATTERN_01:    RegValue |= BIT9 + BIT8; break;
5224         }
5225
5226         usc_OutReg( info, CCR, RegValue );
5227
5228
5229         /*
5230          * Burst/Dwell Control Register
5231          *
5232          * <15..8>      0x20    Maximum number of transfers per bus grant
5233          * <7..0>       0x00    Maximum number of clock cycles per bus grant
5234          */
5235
5236         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5237                 /* don't limit bus occupancy on PCI adapter */
5238                 usc_OutDmaReg( info, BDCR, 0x0000 );
5239         }
5240         else
5241                 usc_OutDmaReg( info, BDCR, 0x2000 );
5242
5243         usc_stop_transmitter(info);
5244         usc_stop_receiver(info);
5245
5246 }       /* end of usc_set_sdlc_mode() */
5247
5248 /* usc_enable_loopback()
5249  *
5250  * Set the 16C32 for internal loopback mode.
5251  * The TxCLK and RxCLK signals are generated from the BRG0 and
5252  * the TxD is looped back to the RxD internally.
5253  *
5254  * Arguments:           info    pointer to device instance data
5255  *                      enable  1 = enable loopback, 0 = disable
5256  * Return Value:        None
5257  */
5258 static void usc_enable_loopback(struct mgsl_struct *info, int enable)
5259 {
5260         if (enable) {
5261                 /* blank external TXD output */
5262                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) | (BIT7+BIT6));
5263
5264                 /* Clock mode Control Register (CMCR)
5265                  *
5266                  * <15..14>     00      counter 1 Disabled
5267                  * <13..12>     00      counter 0 Disabled
5268                  * <11..10>     11      BRG1 Input is TxC Pin
5269                  * <9..8>       11      BRG0 Input is TxC Pin
5270                  * <7..6>       01      DPLL Input is BRG1 Output
5271                  * <5..3>       100     TxCLK comes from BRG0
5272                  * <2..0>       100     RxCLK comes from BRG0
5273                  *
5274                  * 0000 1111 0110 0100 = 0x0f64
5275                  */
5276
5277                 usc_OutReg( info, CMCR, 0x0f64 );
5278
5279                 /* Write 16-bit Time Constant for BRG0 */
5280                 /* use clock speed if available, otherwise use 8 for diagnostics */
5281                 if (info->params.clock_speed) {
5282                         if (info->bus_type == MGSL_BUS_TYPE_PCI)
5283                                 usc_OutReg(info, TC0R, (u16)((11059200/info->params.clock_speed)-1));
5284                         else
5285                                 usc_OutReg(info, TC0R, (u16)((14745600/info->params.clock_speed)-1));
5286                 } else
5287                         usc_OutReg(info, TC0R, (u16)8);
5288
5289                 /* Hardware Configuration Register (HCR) Clear Bit 1, BRG0
5290                    mode = Continuous Set Bit 0 to enable BRG0.  */
5291                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5292
5293                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5294                 usc_OutReg(info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004));
5295
5296                 /* set Internal Data loopback mode */
5297                 info->loopback_bits = 0x300;
5298                 outw( 0x0300, info->io_base + CCAR );
5299         } else {
5300                 /* enable external TXD output */
5301                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) & ~(BIT7+BIT6));
5302
5303                 /* clear Internal Data loopback mode */
5304                 info->loopback_bits = 0;
5305                 outw( 0,info->io_base + CCAR );
5306         }
5307
5308 }       /* end of usc_enable_loopback() */
5309
5310 /* usc_enable_aux_clock()
5311  *
5312  * Enabled the AUX clock output at the specified frequency.
5313  *
5314  * Arguments:
5315  *
5316  *      info            pointer to device extension
5317  *      data_rate       data rate of clock in bits per second
5318  *                      A data rate of 0 disables the AUX clock.
5319  *
5320  * Return Value:        None
5321  */
5322 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 data_rate )
5323 {
5324         u32 XtalSpeed;
5325         u16 Tc;
5326
5327         if ( data_rate ) {
5328                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5329                         XtalSpeed = 11059200;
5330                 else
5331                         XtalSpeed = 14745600;
5332
5333
5334                 /* Tc = (Xtal/Speed) - 1 */
5335                 /* If twice the remainder of (Xtal/Speed) is greater than Speed */
5336                 /* then rounding up gives a more precise time constant. Instead */
5337                 /* of rounding up and then subtracting 1 we just don't subtract */
5338                 /* the one in this case. */
5339
5340
5341                 Tc = (u16)(XtalSpeed/data_rate);
5342                 if ( !(((XtalSpeed % data_rate) * 2) / data_rate) )
5343                         Tc--;
5344
5345                 /* Write 16-bit Time Constant for BRG0 */
5346                 usc_OutReg( info, TC0R, Tc );
5347
5348                 /*
5349                  * Hardware Configuration Register (HCR)
5350                  * Clear Bit 1, BRG0 mode = Continuous
5351                  * Set Bit 0 to enable BRG0.
5352                  */
5353
5354                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5355
5356                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5357                 usc_OutReg( info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
5358         } else {
5359                 /* data rate == 0 so turn off BRG0 */
5360                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
5361         }
5362
5363 }       /* end of usc_enable_aux_clock() */
5364
5365 /*
5366  *
5367  * usc_process_rxoverrun_sync()
5368  *
5369  *              This function processes a receive overrun by resetting the
5370  *              receive DMA buffers and issuing a Purge Rx FIFO command
5371  *              to allow the receiver to continue receiving.
5372  *
5373  * Arguments:
5374  *
5375  *      info            pointer to device extension
5376  *
5377  * Return Value: None
5378  */
5379 static void usc_process_rxoverrun_sync( struct mgsl_struct *info )
5380 {
5381         int start_index;
5382         int end_index;
5383         int frame_start_index;
5384         bool start_of_frame_found = false;
5385         bool end_of_frame_found = false;
5386         bool reprogram_dma = false;
5387
5388         DMABUFFERENTRY *buffer_list = info->rx_buffer_list;
5389         u32 phys_addr;
5390
5391         usc_DmaCmd( info, DmaCmd_PauseRxChannel );
5392         usc_RCmd( info, RCmd_EnterHuntmode );
5393         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5394
5395         /* CurrentRxBuffer points to the 1st buffer of the next */
5396         /* possibly available receive frame. */
5397
5398         frame_start_index = start_index = end_index = info->current_rx_buffer;
5399
5400         /* Search for an unfinished string of buffers. This means */
5401         /* that a receive frame started (at least one buffer with */
5402         /* count set to zero) but there is no terminiting buffer */
5403         /* (status set to non-zero). */
5404
5405         while( !buffer_list[end_index].count )
5406         {
5407                 /* Count field has been reset to zero by 16C32. */
5408                 /* This buffer is currently in use. */
5409
5410                 if ( !start_of_frame_found )
5411                 {
5412                         start_of_frame_found = true;
5413                         frame_start_index = end_index;
5414                         end_of_frame_found = false;
5415                 }
5416
5417                 if ( buffer_list[end_index].status )
5418                 {
5419                         /* Status field has been set by 16C32. */
5420                         /* This is the last buffer of a received frame. */
5421
5422                         /* We want to leave the buffers for this frame intact. */
5423                         /* Move on to next possible frame. */
5424
5425                         start_of_frame_found = false;
5426                         end_of_frame_found = true;
5427                 }
5428
5429                 /* advance to next buffer entry in linked list */
5430                 end_index++;
5431                 if ( end_index == info->rx_buffer_count )
5432                         end_index = 0;
5433
5434                 if ( start_index == end_index )
5435                 {
5436                         /* The entire list has been searched with all Counts == 0 and */
5437                         /* all Status == 0. The receive buffers are */
5438                         /* completely screwed, reset all receive buffers! */
5439                         mgsl_reset_rx_dma_buffers( info );
5440                         frame_start_index = 0;
5441                         start_of_frame_found = false;
5442                         reprogram_dma = true;
5443                         break;
5444                 }
5445         }
5446
5447         if ( start_of_frame_found && !end_of_frame_found )
5448         {
5449                 /* There is an unfinished string of receive DMA buffers */
5450                 /* as a result of the receiver overrun. */
5451
5452                 /* Reset the buffers for the unfinished frame */
5453                 /* and reprogram the receive DMA controller to start */
5454                 /* at the 1st buffer of unfinished frame. */
5455
5456                 start_index = frame_start_index;
5457
5458                 do
5459                 {
5460                         *((unsigned long *)&(info->rx_buffer_list[start_index++].count)) = DMABUFFERSIZE;
5461
5462                         /* Adjust index for wrap around. */
5463                         if ( start_index == info->rx_buffer_count )
5464                                 start_index = 0;
5465
5466                 } while( start_index != end_index );
5467
5468                 reprogram_dma = true;
5469         }
5470
5471         if ( reprogram_dma )
5472         {
5473                 usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
5474                 usc_ClearIrqPendingBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5475                 usc_UnlatchRxstatusBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5476
5477                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5478
5479                 /* This empties the receive FIFO and loads the RCC with RCLR */
5480                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5481
5482                 /* program 16C32 with physical address of 1st DMA buffer entry */
5483                 phys_addr = info->rx_buffer_list[frame_start_index].phys_entry;
5484                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5485                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5486
5487                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5488                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5489                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5490
5491                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5492                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5493
5494                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5495                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5496                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5497                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5498                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5499                 else
5500                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5501         }
5502         else
5503         {
5504                 /* This empties the receive FIFO and loads the RCC with RCLR */
5505                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5506                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5507         }
5508
5509 }       /* end of usc_process_rxoverrun_sync() */
5510
5511 /* usc_stop_receiver()
5512  *
5513  *      Disable USC receiver
5514  *
5515  * Arguments:           info    pointer to device instance data
5516  * Return Value:        None
5517  */
5518 static void usc_stop_receiver( struct mgsl_struct *info )
5519 {
5520         if (debug_level >= DEBUG_LEVEL_ISR)
5521                 printk("%s(%d):usc_stop_receiver(%s)\n",
5522                          __FILE__,__LINE__, info->device_name );
5523
5524         /* Disable receive DMA channel. */
5525         /* This also disables receive DMA channel interrupts */
5526         usc_DmaCmd( info, DmaCmd_ResetRxChannel );
5527
5528         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5529         usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5530         usc_DisableInterrupts( info, RECEIVE_DATA + RECEIVE_STATUS );
5531
5532         usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5533
5534         /* This empties the receive FIFO and loads the RCC with RCLR */
5535         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5536         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5537
5538         info->rx_enabled = false;
5539         info->rx_overflow = false;
5540         info->rx_rcc_underrun = false;
5541
5542 }       /* end of stop_receiver() */
5543
5544 /* usc_start_receiver()
5545  *
5546  *      Enable the USC receiver
5547  *
5548  * Arguments:           info    pointer to device instance data
5549  * Return Value:        None
5550  */
5551 static void usc_start_receiver( struct mgsl_struct *info )
5552 {
5553         u32 phys_addr;
5554
5555         if (debug_level >= DEBUG_LEVEL_ISR)
5556                 printk("%s(%d):usc_start_receiver(%s)\n",
5557                          __FILE__,__LINE__, info->device_name );
5558
5559         mgsl_reset_rx_dma_buffers( info );
5560         usc_stop_receiver( info );
5561
5562         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5563         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5564
5565         if ( info->params.mode == MGSL_MODE_HDLC ||
5566                 info->params.mode == MGSL_MODE_RAW ) {
5567                 /* DMA mode Transfers */
5568                 /* Program the DMA controller. */
5569                 /* Enable the DMA controller end of buffer interrupt. */
5570
5571                 /* program 16C32 with physical address of 1st DMA buffer entry */
5572                 phys_addr = info->rx_buffer_list[0].phys_entry;
5573                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5574                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5575
5576                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5577                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5578                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5579
5580                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5581                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5582
5583                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5584                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5585                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5586                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5587                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5588                 else
5589                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5590         } else {
5591                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
5592                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
5593                 usc_EnableInterrupts(info, RECEIVE_DATA);
5594
5595                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5596                 usc_RCmd( info, RCmd_EnterHuntmode );
5597
5598                 usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5599         }
5600
5601         usc_OutReg( info, CCSR, 0x1020 );
5602
5603         info->rx_enabled = true;
5604
5605 }       /* end of usc_start_receiver() */
5606
5607 /* usc_start_transmitter()
5608  *
5609  *      Enable the USC transmitter and send a transmit frame if
5610  *      one is loaded in the DMA buffers.
5611  *
5612  * Arguments:           info    pointer to device instance data
5613  * Return Value:        None
5614  */
5615 static void usc_start_transmitter( struct mgsl_struct *info )
5616 {
5617         u32 phys_addr;
5618         unsigned int FrameSize;
5619
5620         if (debug_level >= DEBUG_LEVEL_ISR)
5621                 printk("%s(%d):usc_start_transmitter(%s)\n",
5622                          __FILE__,__LINE__, info->device_name );
5623
5624         if ( info->xmit_cnt ) {
5625
5626                 /* If auto RTS enabled and RTS is inactive, then assert */
5627                 /* RTS and set a flag indicating that the driver should */
5628                 /* negate RTS when the transmission completes. */
5629
5630                 info->drop_rts_on_tx_done = false;
5631
5632                 if ( info->params.flags & HDLC_FLAG_AUTO_RTS ) {
5633                         usc_get_serial_signals( info );
5634                         if ( !(info->serial_signals & SerialSignal_RTS) ) {
5635                                 info->serial_signals |= SerialSignal_RTS;
5636                                 usc_set_serial_signals( info );
5637                                 info->drop_rts_on_tx_done = true;
5638                         }
5639                 }
5640
5641
5642                 if ( info->params.mode == MGSL_MODE_ASYNC ) {
5643                         if ( !info->tx_active ) {
5644                                 usc_UnlatchTxstatusBits(info, TXSTATUS_ALL);
5645                                 usc_ClearIrqPendingBits(info, TRANSMIT_STATUS + TRANSMIT_DATA);
5646                                 usc_EnableInterrupts(info, TRANSMIT_DATA);
5647                                 usc_load_txfifo(info);
5648                         }
5649                 } else {
5650                         /* Disable transmit DMA controller while programming. */
5651                         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5652
5653                         /* Transmit DMA buffer is loaded, so program USC */
5654                         /* to send the frame contained in the buffers.   */
5655
5656                         FrameSize = info->tx_buffer_list[info->start_tx_dma_buffer].rcc;
5657
5658                         /* if operating in Raw sync mode, reset the rcc component
5659                          * of the tx dma buffer entry, otherwise, the serial controller
5660                          * will send a closing sync char after this count.
5661                          */
5662                         if ( info->params.mode == MGSL_MODE_RAW )
5663                                 info->tx_buffer_list[info->start_tx_dma_buffer].rcc = 0;
5664
5665                         /* Program the Transmit Character Length Register (TCLR) */
5666                         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
5667                         usc_OutReg( info, TCLR, (u16)FrameSize );
5668
5669                         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5670
5671                         /* Program the address of the 1st DMA Buffer Entry in linked list */
5672                         phys_addr = info->tx_buffer_list[info->start_tx_dma_buffer].phys_entry;
5673                         usc_OutDmaReg( info, NTARL, (u16)phys_addr );
5674                         usc_OutDmaReg( info, NTARU, (u16)(phys_addr >> 16) );
5675
5676                         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5677                         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
5678                         usc_EnableInterrupts( info, TRANSMIT_STATUS );
5679
5680                         if ( info->params.mode == MGSL_MODE_RAW &&
5681                                         info->num_tx_dma_buffers > 1 ) {
5682                            /* When running external sync mode, attempt to 'stream' transmit  */
5683                            /* by filling tx dma buffers as they become available. To do this */
5684                            /* we need to enable Tx DMA EOB Status interrupts :               */
5685                            /*                                                                */
5686                            /* 1. Arm End of Buffer (EOB) Transmit DMA Interrupt (BIT2 of TDIAR) */
5687                            /* 2. Enable Transmit DMA Interrupts (BIT0 of DICR) */
5688
5689                            usc_OutDmaReg( info, TDIAR, BIT2|BIT3 );
5690                            usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT0) );
5691                         }
5692
5693                         /* Initialize Transmit DMA Channel */
5694                         usc_DmaCmd( info, DmaCmd_InitTxChannel );
5695
5696                         usc_TCmd( info, TCmd_SendFrame );
5697
5698                         mod_timer(&info->tx_timer, jiffies +
5699                                         msecs_to_jiffies(5000));
5700                 }
5701                 info->tx_active = true;
5702         }
5703
5704         if ( !info->tx_enabled ) {
5705                 info->tx_enabled = true;
5706                 if ( info->params.flags & HDLC_FLAG_AUTO_CTS )
5707                         usc_EnableTransmitter(info,ENABLE_AUTO_CTS);
5708                 else
5709                         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
5710         }
5711
5712 }       /* end of usc_start_transmitter() */
5713
5714 /* usc_stop_transmitter()
5715  *
5716  *      Stops the transmitter and DMA
5717  *
5718  * Arguments:           info    pointer to device isntance data
5719  * Return Value:        None
5720  */
5721 static void usc_stop_transmitter( struct mgsl_struct *info )
5722 {
5723         if (debug_level >= DEBUG_LEVEL_ISR)
5724                 printk("%s(%d):usc_stop_transmitter(%s)\n",
5725                          __FILE__,__LINE__, info->device_name );
5726
5727         del_timer(&info->tx_timer);
5728
5729         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5730         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5731         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5732
5733         usc_EnableTransmitter(info,DISABLE_UNCONDITIONAL);
5734         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5735         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5736
5737         info->tx_enabled = false;
5738         info->tx_active = false;
5739
5740 }       /* end of usc_stop_transmitter() */
5741
5742 /* usc_load_txfifo()
5743  *
5744  *      Fill the transmit FIFO until the FIFO is full or
5745  *      there is no more data to load.
5746  *
5747  * Arguments:           info    pointer to device extension (instance data)
5748  * Return Value:        None
5749  */
5750 static void usc_load_txfifo( struct mgsl_struct *info )
5751 {
5752         int Fifocount;
5753         u8 TwoBytes[2];
5754
5755         if ( !info->xmit_cnt && !info->x_char )
5756                 return;
5757
5758         /* Select transmit FIFO status readback in TICR */
5759         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
5760
5761         /* load the Transmit FIFO until FIFOs full or all data sent */
5762
5763         while( (Fifocount = usc_InReg(info, TICR) >> 8) && info->xmit_cnt ) {
5764                 /* there is more space in the transmit FIFO and */
5765                 /* there is more data in transmit buffer */
5766
5767                 if ( (info->xmit_cnt > 1) && (Fifocount > 1) && !info->x_char ) {
5768                         /* write a 16-bit word from transmit buffer to 16C32 */
5769
5770                         TwoBytes[0] = info->xmit_buf[info->xmit_tail++];
5771                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5772                         TwoBytes[1] = info->xmit_buf[info->xmit_tail++];
5773                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5774
5775                         outw( *((u16 *)TwoBytes), info->io_base + DATAREG);
5776
5777                         info->xmit_cnt -= 2;
5778                         info->icount.tx += 2;
5779                 } else {
5780                         /* only 1 byte left to transmit or 1 FIFO slot left */
5781
5782                         outw( (inw( info->io_base + CCAR) & 0x0780) | (TDR+LSBONLY),
5783                                 info->io_base + CCAR );
5784
5785                         if (info->x_char) {
5786                                 /* transmit pending high priority char */
5787                                 outw( info->x_char,info->io_base + CCAR );
5788                                 info->x_char = 0;
5789                         } else {
5790                                 outw( info->xmit_buf[info->xmit_tail++],info->io_base + CCAR );
5791                                 info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5792                                 info->xmit_cnt--;
5793                         }
5794                         info->icount.tx++;
5795                 }
5796         }
5797
5798 }       /* end of usc_load_txfifo() */
5799
5800 /* usc_reset()
5801  *
5802  *      Reset the adapter to a known state and prepare it for further use.
5803  *
5804  * Arguments:           info    pointer to device instance data
5805  * Return Value:        None
5806  */
5807 static void usc_reset( struct mgsl_struct *info )
5808 {
5809         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5810                 int i;
5811                 u32 readval;
5812
5813                 /* Set BIT30 of Misc Control Register */
5814                 /* (Local Control Register 0x50) to force reset of USC. */
5815
5816                 volatile u32 *MiscCtrl = (u32 *)(info->lcr_base + 0x50);
5817                 u32 *LCR0BRDR = (u32 *)(info->lcr_base + 0x28);
5818
5819                 info->misc_ctrl_value |= BIT30;
5820                 *MiscCtrl = info->misc_ctrl_value;
5821
5822                 /*
5823                  * Force at least 170ns delay before clearing
5824                  * reset bit. Each read from LCR takes at least
5825                  * 30ns so 10 times for 300ns to be safe.
5826                  */
5827                 for(i=0;i<10;i++)
5828                         readval = *MiscCtrl;
5829
5830                 info->misc_ctrl_value &= ~BIT30;
5831                 *MiscCtrl = info->misc_ctrl_value;
5832
5833                 *LCR0BRDR = BUS_DESCRIPTOR(
5834                         1,              // Write Strobe Hold (0-3)
5835                         2,              // Write Strobe Delay (0-3)
5836                         2,              // Read Strobe Delay  (0-3)
5837                         0,              // NWDD (Write data-data) (0-3)
5838                         4,              // NWAD (Write Addr-data) (0-31)
5839                         0,              // NXDA (Read/Write Data-Addr) (0-3)
5840                         0,              // NRDD (Read Data-Data) (0-3)
5841                         5               // NRAD (Read Addr-Data) (0-31)
5842                         );
5843         } else {
5844                 /* do HW reset */
5845                 outb( 0,info->io_base + 8 );
5846         }
5847
5848         info->mbre_bit = 0;
5849         info->loopback_bits = 0;
5850         info->usc_idle_mode = 0;
5851
5852         /*
5853          * Program the Bus Configuration Register (BCR)
5854          *
5855          * <15>         0       Don't use separate address
5856          * <14..6>      0       reserved
5857          * <5..4>       00      IAckmode = Default, don't care
5858          * <3>          1       Bus Request Totem Pole output
5859          * <2>          1       Use 16 Bit data bus
5860          * <1>          0       IRQ Totem Pole output
5861          * <0>          0       Don't Shift Right Addr
5862          *
5863          * 0000 0000 0000 1100 = 0x000c
5864          *
5865          * By writing to io_base + SDPIN the Wait/Ack pin is
5866          * programmed to work as a Wait pin.
5867          */
5868
5869         outw( 0x000c,info->io_base + SDPIN );
5870
5871
5872         outw( 0,info->io_base );
5873         outw( 0,info->io_base + CCAR );
5874
5875         /* select little endian byte ordering */
5876         usc_RTCmd( info, RTCmd_SelectLittleEndian );
5877
5878
5879         /* Port Control Register (PCR)
5880          *
5881          * <15..14>     11      Port 7 is Output (~DMAEN, Bit 14 : 0 = Enabled)
5882          * <13..12>     11      Port 6 is Output (~INTEN, Bit 12 : 0 = Enabled)
5883          * <11..10>     00      Port 5 is Input (No Connect, Don't Care)
5884          * <9..8>       00      Port 4 is Input (No Connect, Don't Care)
5885          * <7..6>       11      Port 3 is Output (~RTS, Bit 6 : 0 = Enabled )
5886          * <5..4>       11      Port 2 is Output (~DTR, Bit 4 : 0 = Enabled )
5887          * <3..2>       01      Port 1 is Input (Dedicated RxC)
5888          * <1..0>       01      Port 0 is Input (Dedicated TxC)
5889          *
5890          *      1111 0000 1111 0101 = 0xf0f5
5891          */
5892
5893         usc_OutReg( info, PCR, 0xf0f5 );
5894
5895
5896         /*
5897          * Input/Output Control Register
5898          *
5899          * <15..14>     00      CTS is active low input
5900          * <13..12>     00      DCD is active low input
5901          * <11..10>     00      TxREQ pin is input (DSR)
5902          * <9..8>       00      RxREQ pin is input (RI)
5903          * <7..6>       00      TxD is output (Transmit Data)
5904          * <5..3>       000     TxC Pin in Input (14.7456MHz Clock)
5905          * <2..0>       100     RxC is Output (drive with BRG0)
5906          *
5907          *      0000 0000 0000 0100 = 0x0004
5908          */
5909
5910         usc_OutReg( info, IOCR, 0x0004 );
5911
5912 }       /* end of usc_reset() */
5913
5914 /* usc_set_async_mode()
5915  *
5916  *      Program adapter for asynchronous communications.
5917  *
5918  * Arguments:           info            pointer to device instance data
5919  * Return Value:        None
5920  */
5921 static void usc_set_async_mode( struct mgsl_struct *info )
5922 {
5923         u16 RegValue;
5924
5925         /* disable interrupts while programming USC */
5926         usc_DisableMasterIrqBit( info );
5927
5928         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5929         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5930
5931         usc_loopback_frame( info );
5932
5933         /* Channel mode Register (CMR)
5934          *
5935          * <15..14>     00      Tx Sub modes, 00 = 1 Stop Bit
5936          * <13..12>     00                    00 = 16X Clock
5937          * <11..8>      0000    Transmitter mode = Asynchronous
5938          * <7..6>       00      reserved?
5939          * <5..4>       00      Rx Sub modes, 00 = 16X Clock
5940          * <3..0>       0000    Receiver mode = Asynchronous
5941          *
5942          * 0000 0000 0000 0000 = 0x0
5943          */
5944
5945         RegValue = 0;
5946         if ( info->params.stop_bits != 1 )
5947                 RegValue |= BIT14;
5948         usc_OutReg( info, CMR, RegValue );
5949
5950
5951         /* Receiver mode Register (RMR)
5952          *
5953          * <15..13>     000     encoding = None
5954          * <12..08>     00000   reserved (Sync Only)
5955          * <7..6>       00      Even parity
5956          * <5>          0       parity disabled
5957          * <4..2>       000     Receive Char Length = 8 bits
5958          * <1..0>       00      Disable Receiver
5959          *
5960          * 0000 0000 0000 0000 = 0x0
5961          */
5962
5963         RegValue = 0;
5964
5965         if ( info->params.data_bits != 8 )
5966                 RegValue |= BIT4+BIT3+BIT2;
5967
5968         if ( info->params.parity != ASYNC_PARITY_NONE ) {
5969                 RegValue |= BIT5;
5970                 if ( info->params.parity != ASYNC_PARITY_ODD )
5971                         RegValue |= BIT6;
5972         }
5973
5974         usc_OutReg( info, RMR, RegValue );
5975
5976
5977         /* Set IRQ trigger level */
5978
5979         usc_RCmd( info, RCmd_SelectRicrIntLevel );
5980
5981
5982         /* Receive Interrupt Control Register (RICR)
5983          *
5984          * <15..8>      ?               RxFIFO IRQ Request Level
5985          *
5986          * Note: For async mode the receive FIFO level must be set
5987          * to 0 to avoid the situation where the FIFO contains fewer bytes
5988          * than the trigger level and no more data is expected.
5989          *
5990          * <7>          0               Exited Hunt IA (Interrupt Arm)
5991          * <6>          0               Idle Received IA
5992          * <5>          0               Break/Abort IA
5993          * <4>          0               Rx Bound IA
5994          * <3>          0               Queued status reflects oldest byte in FIFO
5995          * <2>          0               Abort/PE IA
5996          * <1>          0               Rx Overrun IA
5997          * <0>          0               Select TC0 value for readback
5998          *
5999          * 0000 0000 0100 0000 = 0x0000 + (FIFOLEVEL in MSB)
6000          */
6001
6002         usc_OutReg( info, RICR, 0x0000 );
6003
6004         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
6005         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
6006
6007
6008         /* Transmit mode Register (TMR)
6009          *
6010          * <15..13>     000     encoding = None
6011          * <12..08>     00000   reserved (Sync Only)
6012          * <7..6>       00      Transmit parity Even
6013          * <5>          0       Transmit parity Disabled
6014          * <4..2>       000     Tx Char Length = 8 bits
6015          * <1..0>       00      Disable Transmitter
6016          *
6017          * 0000 0000 0000 0000 = 0x0
6018          */
6019
6020         RegValue = 0;
6021
6022         if ( info->params.data_bits != 8 )
6023                 RegValue |= BIT4+BIT3+BIT2;
6024
6025         if ( info->params.parity != ASYNC_PARITY_NONE ) {
6026                 RegValue |= BIT5;
6027                 if ( info->params.parity != ASYNC_PARITY_ODD )
6028                         RegValue |= BIT6;
6029         }
6030
6031         usc_OutReg( info, TMR, RegValue );
6032
6033         usc_set_txidle( info );
6034
6035
6036         /* Set IRQ trigger level */
6037
6038         usc_TCmd( info, TCmd_SelectTicrIntLevel );
6039
6040
6041         /* Transmit Interrupt Control Register (TICR)
6042          *
6043          * <15..8>      ?       Transmit FIFO IRQ Level
6044          * <7>          0       Present IA (Interrupt Arm)
6045          * <6>          1       Idle Sent IA
6046          * <5>          0       Abort Sent IA
6047          * <4>          0       EOF/EOM Sent IA
6048          * <3>          0       CRC Sent IA
6049          * <2>          0       1 = Wait for SW Trigger to Start Frame
6050          * <1>          0       Tx Underrun IA
6051          * <0>          0       TC0 constant on read back
6052          *
6053          *      0000 0000 0100 0000 = 0x0040
6054          */
6055
6056         usc_OutReg( info, TICR, 0x1f40 );
6057
6058         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
6059         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
6060
6061         usc_enable_async_clock( info, info->params.data_rate );
6062
6063
6064         /* Channel Control/status Register (CCSR)
6065          *
6066          * <15>         X       RCC FIFO Overflow status (RO)
6067          * <14>         X       RCC FIFO Not Empty status (RO)
6068          * <13>         0       1 = Clear RCC FIFO (WO)
6069          * <12>         X       DPLL in Sync status (RO)
6070          * <11>         X       DPLL 2 Missed Clocks status (RO)
6071          * <10>         X       DPLL 1 Missed Clock status (RO)
6072          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
6073          * <7>          X       SDLC Loop On status (RO)
6074          * <6>          X       SDLC Loop Send status (RO)
6075          * <5>          1       Bypass counters for TxClk and RxClk (RW)
6076          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
6077          * <1..0>       00      reserved
6078          *
6079          *      0000 0000 0010 0000 = 0x0020
6080          */
6081
6082         usc_OutReg( info, CCSR, 0x0020 );
6083
6084         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6085                               RECEIVE_DATA + RECEIVE_STATUS );
6086
6087         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6088                                 RECEIVE_DATA + RECEIVE_STATUS );
6089
6090         usc_EnableMasterIrqBit( info );
6091
6092         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6093                 /* Enable INTEN (Port 6, Bit12) */
6094                 /* This connects the IRQ request signal to the ISA bus */
6095                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6096         }
6097
6098         if (info->params.loopback) {
6099                 info->loopback_bits = 0x300;
6100                 outw(0x0300, info->io_base + CCAR);
6101         }
6102
6103 }       /* end of usc_set_async_mode() */
6104
6105 /* usc_loopback_frame()
6106  *
6107  *      Loop back a small (2 byte) dummy SDLC frame.
6108  *      Interrupts and DMA are NOT used. The purpose of this is to
6109  *      clear any 'stale' status info left over from running in async mode.
6110  *
6111  *      The 16C32 shows the strange behaviour of marking the 1st
6112  *      received SDLC frame with a CRC error even when there is no
6113  *      CRC error. To get around this a small dummy from of 2 bytes
6114  *      is looped back when switching from async to sync mode.
6115  *
6116  * Arguments:           info            pointer to device instance data
6117  * Return Value:        None
6118  */
6119 static void usc_loopback_frame( struct mgsl_struct *info )
6120 {
6121         int i;
6122         unsigned long oldmode = info->params.mode;
6123
6124         info->params.mode = MGSL_MODE_HDLC;
6125
6126         usc_DisableMasterIrqBit( info );
6127
6128         usc_set_sdlc_mode( info );
6129         usc_enable_loopback( info, 1 );
6130
6131         /* Write 16-bit Time Constant for BRG0 */
6132         usc_OutReg( info, TC0R, 0 );
6133
6134         /* Channel Control Register (CCR)
6135          *
6136          * <15..14>     00      Don't use 32-bit Tx Control Blocks (TCBs)
6137          * <13>         0       Trigger Tx on SW Command Disabled
6138          * <12>         0       Flag Preamble Disabled
6139          * <11..10>     00      Preamble Length = 8-Bits
6140          * <9..8>       01      Preamble Pattern = flags
6141          * <7..6>       10      Don't use 32-bit Rx status Blocks (RSBs)
6142          * <5>          0       Trigger Rx on SW Command Disabled
6143          * <4..0>       0       reserved
6144          *
6145          *      0000 0001 0000 0000 = 0x0100
6146          */
6147
6148         usc_OutReg( info, CCR, 0x0100 );
6149
6150         /* SETUP RECEIVER */
6151         usc_RTCmd( info, RTCmd_PurgeRxFifo );
6152         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
6153
6154         /* SETUP TRANSMITTER */
6155         /* Program the Transmit Character Length Register (TCLR) */
6156         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
6157         usc_OutReg( info, TCLR, 2 );
6158         usc_RTCmd( info, RTCmd_PurgeTxFifo );
6159
6160         /* unlatch Tx status bits, and start transmit channel. */
6161         usc_UnlatchTxstatusBits(info,TXSTATUS_ALL);
6162         outw(0,info->io_base + DATAREG);
6163
6164         /* ENABLE TRANSMITTER */
6165         usc_TCmd( info, TCmd_SendFrame );
6166         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
6167
6168         /* WAIT FOR RECEIVE COMPLETE */
6169         for (i=0 ; i<1000 ; i++)
6170                 if (usc_InReg( info, RCSR ) & (BIT8 + BIT4 + BIT3 + BIT1))
6171                         break;
6172
6173         /* clear Internal Data loopback mode */
6174         usc_enable_loopback(info, 0);
6175
6176         usc_EnableMasterIrqBit(info);
6177
6178         info->params.mode = oldmode;
6179
6180 }       /* end of usc_loopback_frame() */
6181
6182 /* usc_set_sync_mode()  Programs the USC for SDLC communications.
6183  *
6184  * Arguments:           info    pointer to adapter info structure
6185  * Return Value:        None
6186  */
6187 static void usc_set_sync_mode( struct mgsl_struct *info )
6188 {
6189         usc_loopback_frame( info );
6190         usc_set_sdlc_mode( info );
6191
6192         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6193                 /* Enable INTEN (Port 6, Bit12) */
6194                 /* This connects the IRQ request signal to the ISA bus */
6195                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6196         }
6197
6198         usc_enable_aux_clock(info, info->params.clock_speed);
6199
6200         if (info->params.loopback)
6201                 usc_enable_loopback(info,1);
6202
6203 }       /* end of mgsl_set_sync_mode() */
6204
6205 /* usc_set_txidle()     Set the HDLC idle mode for the transmitter.
6206  *
6207  * Arguments:           info    pointer to device instance data
6208  * Return Value:        None
6209  */
6210 static void usc_set_txidle( struct mgsl_struct *info )
6211 {
6212         u16 usc_idle_mode = IDLEMODE_FLAGS;
6213
6214         /* Map API idle mode to USC register bits */
6215
6216         switch( info->idle_mode ){
6217         case HDLC_TXIDLE_FLAGS:                 usc_idle_mode = IDLEMODE_FLAGS; break;
6218         case HDLC_TXIDLE_ALT_ZEROS_ONES:        usc_idle_mode = IDLEMODE_ALT_ONE_ZERO; break;
6219         case HDLC_TXIDLE_ZEROS:                 usc_idle_mode = IDLEMODE_ZERO; break;
6220         case HDLC_TXIDLE_ONES:                  usc_idle_mode = IDLEMODE_ONE; break;
6221         case HDLC_TXIDLE_ALT_MARK_SPACE:        usc_idle_mode = IDLEMODE_ALT_MARK_SPACE; break;
6222         case HDLC_TXIDLE_SPACE:                 usc_idle_mode = IDLEMODE_SPACE; break;
6223         case HDLC_TXIDLE_MARK:                  usc_idle_mode = IDLEMODE_MARK; break;
6224         }
6225
6226         info->usc_idle_mode = usc_idle_mode;
6227         //usc_OutReg(info, TCSR, usc_idle_mode);
6228         info->tcsr_value &= ~IDLEMODE_MASK;     /* clear idle mode bits */
6229         info->tcsr_value += usc_idle_mode;
6230         usc_OutReg(info, TCSR, info->tcsr_value);
6231
6232         /*
6233          * if SyncLink WAN adapter is running in external sync mode, the
6234          * transmitter has been set to Monosync in order to try to mimic
6235          * a true raw outbound bit stream. Monosync still sends an open/close
6236          * sync char at the start/end of a frame. Try to match those sync
6237          * patterns to the idle mode set here
6238          */
6239         if ( info->params.mode == MGSL_MODE_RAW ) {
6240                 unsigned char syncpat = 0;
6241                 switch( info->idle_mode ) {
6242                 case HDLC_TXIDLE_FLAGS:
6243                         syncpat = 0x7e;
6244                         break;
6245                 case HDLC_TXIDLE_ALT_ZEROS_ONES:
6246                         syncpat = 0x55;
6247                         break;
6248                 case HDLC_TXIDLE_ZEROS:
6249                 case HDLC_TXIDLE_SPACE:
6250                         syncpat = 0x00;
6251                         break;
6252                 case HDLC_TXIDLE_ONES:
6253                 case HDLC_TXIDLE_MARK:
6254                         syncpat = 0xff;
6255                         break;
6256                 case HDLC_TXIDLE_ALT_MARK_SPACE:
6257                         syncpat = 0xaa;
6258                         break;
6259                 }
6260
6261                 usc_SetTransmitSyncChars(info,syncpat,syncpat);
6262         }
6263
6264 }       /* end of usc_set_txidle() */
6265
6266 /* usc_get_serial_signals()
6267  *
6268  *      Query the adapter for the state of the V24 status (input) signals.
6269  *
6270  * Arguments:           info    pointer to device instance data
6271  * Return Value:        None
6272  */
6273 static void usc_get_serial_signals( struct mgsl_struct *info )
6274 {
6275         u16 status;
6276
6277         /* clear all serial signals except DTR and RTS */
6278         info->serial_signals &= SerialSignal_DTR + SerialSignal_RTS;
6279
6280         /* Read the Misc Interrupt status Register (MISR) to get */
6281         /* the V24 status signals. */
6282
6283         status = usc_InReg( info, MISR );
6284
6285         /* set serial signal bits to reflect MISR */
6286
6287         if ( status & MISCSTATUS_CTS )
6288                 info->serial_signals |= SerialSignal_CTS;
6289
6290         if ( status & MISCSTATUS_DCD )
6291                 info->serial_signals |= SerialSignal_DCD;
6292
6293         if ( status & MISCSTATUS_RI )
6294                 info->serial_signals |= SerialSignal_RI;
6295
6296         if ( status & MISCSTATUS_DSR )
6297                 info->serial_signals |= SerialSignal_DSR;
6298
6299 }       /* end of usc_get_serial_signals() */
6300
6301 /* usc_set_serial_signals()
6302  *
6303  *      Set the state of DTR and RTS based on contents of
6304  *      serial_signals member of device extension.
6305  *
6306  * Arguments:           info    pointer to device instance data
6307  * Return Value:        None
6308  */
6309 static void usc_set_serial_signals( struct mgsl_struct *info )
6310 {
6311         u16 Control;
6312         unsigned char V24Out = info->serial_signals;
6313
6314         /* get the current value of the Port Control Register (PCR) */
6315
6316         Control = usc_InReg( info, PCR );
6317
6318         if ( V24Out & SerialSignal_RTS )
6319                 Control &= ~(BIT6);
6320         else
6321                 Control |= BIT6;
6322
6323         if ( V24Out & SerialSignal_DTR )
6324                 Control &= ~(BIT4);
6325         else
6326                 Control |= BIT4;
6327
6328         usc_OutReg( info, PCR, Control );
6329
6330 }       /* end of usc_set_serial_signals() */
6331
6332 /* usc_enable_async_clock()
6333  *
6334  *      Enable the async clock at the specified frequency.
6335  *
6336  * Arguments:           info            pointer to device instance data
6337  *                      data_rate       data rate of clock in bps
6338  *                                      0 disables the AUX clock.
6339  * Return Value:        None
6340  */
6341 static void usc_enable_async_clock( struct mgsl_struct *info, u32 data_rate )
6342 {
6343         if ( data_rate )        {
6344                 /*
6345                  * Clock mode Control Register (CMCR)
6346                  *
6347                  * <15..14>     00      counter 1 Disabled
6348                  * <13..12>     00      counter 0 Disabled
6349                  * <11..10>     11      BRG1 Input is TxC Pin
6350                  * <9..8>       11      BRG0 Input is TxC Pin
6351                  * <7..6>       01      DPLL Input is BRG1 Output
6352                  * <5..3>       100     TxCLK comes from BRG0
6353                  * <2..0>       100     RxCLK comes from BRG0
6354                  *
6355                  * 0000 1111 0110 0100 = 0x0f64
6356                  */
6357
6358                 usc_OutReg( info, CMCR, 0x0f64 );
6359
6360
6361                 /*
6362                  * Write 16-bit Time Constant for BRG0
6363                  * Time Constant = (ClkSpeed / data_rate) - 1
6364                  * ClkSpeed = 921600 (ISA), 691200 (PCI)
6365                  */
6366
6367                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6368                         usc_OutReg( info, TC0R, (u16)((691200/data_rate) - 1) );
6369                 else
6370                         usc_OutReg( info, TC0R, (u16)((921600/data_rate) - 1) );
6371
6372
6373                 /*
6374                  * Hardware Configuration Register (HCR)
6375                  * Clear Bit 1, BRG0 mode = Continuous
6376                  * Set Bit 0 to enable BRG0.
6377                  */
6378
6379                 usc_OutReg( info, HCR,
6380                             (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
6381
6382
6383                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
6384
6385                 usc_OutReg( info, IOCR,
6386                             (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
6387         } else {
6388                 /* data rate == 0 so turn off BRG0 */
6389                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
6390         }
6391
6392 }       /* end of usc_enable_async_clock() */
6393
6394 /*
6395  * Buffer Structures:
6396  *
6397  * Normal memory access uses virtual addresses that can make discontiguous
6398  * physical memory pages appear to be contiguous in the virtual address
6399  * space (the processors memory mapping handles the conversions).
6400  *
6401  * DMA transfers require physically contiguous memory. This is because
6402  * the DMA system controller and DMA bus masters deal with memory using
6403  * only physical addresses.
6404  *
6405  * This causes a problem under Windows NT when large DMA buffers are
6406  * needed. Fragmentation of the nonpaged pool prevents allocations of
6407  * physically contiguous buffers larger than the PAGE_SIZE.
6408  *
6409  * However the 16C32 supports Bus Master Scatter/Gather DMA which
6410  * allows DMA transfers to physically discontiguous buffers. Information
6411  * about each data transfer buffer is contained in a memory structure
6412  * called a 'buffer entry'. A list of buffer entries is maintained
6413  * to track and control the use of the data transfer buffers.
6414  *
6415  * To support this strategy we will allocate sufficient PAGE_SIZE
6416  * contiguous memory buffers to allow for the total required buffer
6417  * space.
6418  *
6419  * The 16C32 accesses the list of buffer entries using Bus Master
6420  * DMA. Control information is read from the buffer entries by the
6421  * 16C32 to control data transfers. status information is written to
6422  * the buffer entries by the 16C32 to indicate the status of completed
6423  * transfers.
6424  *
6425  * The CPU writes control information to the buffer entries to control
6426  * the 16C32 and reads status information from the buffer entries to
6427  * determine information about received and transmitted frames.
6428  *
6429  * Because the CPU and 16C32 (adapter) both need simultaneous access
6430  * to the buffer entries, the buffer entry memory is allocated with
6431  * HalAllocateCommonBuffer(). This restricts the size of the buffer
6432  * entry list to PAGE_SIZE.
6433  *
6434  * The actual data buffers on the other hand will only be accessed
6435  * by the CPU or the adapter but not by both simultaneously. This allows
6436  * Scatter/Gather packet based DMA procedures for using physically
6437  * discontiguous pages.
6438  */
6439
6440 /*
6441  * mgsl_reset_tx_dma_buffers()
6442  *
6443  *      Set the count for all transmit buffers to 0 to indicate the
6444  *      buffer is available for use and set the current buffer to the
6445  *      first buffer. This effectively makes all buffers free and
6446  *      discards any data in buffers.
6447  *
6448  * Arguments:           info    pointer to device instance data
6449  * Return Value:        None
6450  */
6451 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info )
6452 {
6453         unsigned int i;
6454
6455         for ( i = 0; i < info->tx_buffer_count; i++ ) {
6456                 *((unsigned long *)&(info->tx_buffer_list[i].count)) = 0;
6457         }
6458
6459         info->current_tx_buffer = 0;
6460         info->start_tx_dma_buffer = 0;
6461         info->tx_dma_buffers_used = 0;
6462
6463         info->get_tx_holding_index = 0;
6464         info->put_tx_holding_index = 0;
6465         info->tx_holding_count = 0;
6466
6467 }       /* end of mgsl_reset_tx_dma_buffers() */
6468
6469 /*
6470  * num_free_tx_dma_buffers()
6471  *
6472  *      returns the number of free tx dma buffers available
6473  *
6474  * Arguments:           info    pointer to device instance data
6475  * Return Value:        number of free tx dma buffers
6476  */
6477 static int num_free_tx_dma_buffers(struct mgsl_struct *info)
6478 {
6479         return info->tx_buffer_count - info->tx_dma_buffers_used;
6480 }
6481
6482 /*
6483  * mgsl_reset_rx_dma_buffers()
6484  *
6485  *      Set the count for all receive buffers to DMABUFFERSIZE
6486  *      and set the current buffer to the first buffer. This effectively
6487  *      makes all buffers free and discards any data in buffers.
6488  *
6489  * Arguments:           info    pointer to device instance data
6490  * Return Value:        None
6491  */
6492 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info )
6493 {
6494         unsigned int i;
6495
6496         for ( i = 0; i < info->rx_buffer_count; i++ ) {
6497                 *((unsigned long *)&(info->rx_buffer_list[i].count)) = DMABUFFERSIZE;
6498 //              info->rx_buffer_list[i].count = DMABUFFERSIZE;
6499 //              info->rx_buffer_list[i].status = 0;
6500         }
6501
6502         info->current_rx_buffer = 0;
6503
6504 }       /* end of mgsl_reset_rx_dma_buffers() */
6505
6506 /*
6507  * mgsl_free_rx_frame_buffers()
6508  *
6509  *      Free the receive buffers used by a received SDLC
6510  *      frame such that the buffers can be reused.
6511  *
6512  * Arguments:
6513  *
6514  *      info                    pointer to device instance data
6515  *      StartIndex              index of 1st receive buffer of frame
6516  *      EndIndex                index of last receive buffer of frame
6517  *
6518  * Return Value:        None
6519  */
6520 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex )
6521 {
6522         bool Done = false;
6523         DMABUFFERENTRY *pBufEntry;
6524         unsigned int Index;
6525
6526         /* Starting with 1st buffer entry of the frame clear the status */
6527         /* field and set the count field to DMA Buffer Size. */
6528
6529         Index = StartIndex;
6530
6531         while( !Done ) {
6532                 pBufEntry = &(info->rx_buffer_list[Index]);
6533
6534                 if ( Index == EndIndex ) {
6535                         /* This is the last buffer of the frame! */
6536                         Done = true;
6537                 }
6538
6539                 /* reset current buffer for reuse */
6540 //              pBufEntry->status = 0;
6541 //              pBufEntry->count = DMABUFFERSIZE;
6542                 *((unsigned long *)&(pBufEntry->count)) = DMABUFFERSIZE;
6543
6544                 /* advance to next buffer entry in linked list */
6545                 Index++;
6546                 if ( Index == info->rx_buffer_count )
6547                         Index = 0;
6548         }
6549
6550         /* set current buffer to next buffer after last buffer of frame */
6551         info->current_rx_buffer = Index;
6552
6553 }       /* end of free_rx_frame_buffers() */
6554
6555 /* mgsl_get_rx_frame()
6556  *
6557  *      This function attempts to return a received SDLC frame from the
6558  *      receive DMA buffers. Only frames received without errors are returned.
6559  *
6560  * Arguments:           info    pointer to device extension
6561  * Return Value:        true if frame returned, otherwise false
6562  */
6563 static bool mgsl_get_rx_frame(struct mgsl_struct *info)
6564 {
6565         unsigned int StartIndex, EndIndex;      /* index of 1st and last buffers of Rx frame */
6566         unsigned short status;
6567         DMABUFFERENTRY *pBufEntry;
6568         unsigned int framesize = 0;
6569         bool ReturnCode = false;
6570         unsigned long flags;
6571         struct tty_struct *tty = info->port.tty;
6572         bool return_frame = false;
6573
6574         /*
6575          * current_rx_buffer points to the 1st buffer of the next available
6576          * receive frame. To find the last buffer of the frame look for
6577          * a non-zero status field in the buffer entries. (The status
6578          * field is set by the 16C32 after completing a receive frame.
6579          */
6580
6581         StartIndex = EndIndex = info->current_rx_buffer;
6582
6583         while( !info->rx_buffer_list[EndIndex].status ) {
6584                 /*
6585                  * If the count field of the buffer entry is non-zero then
6586                  * this buffer has not been used. (The 16C32 clears the count
6587                  * field when it starts using the buffer.) If an unused buffer
6588                  * is encountered then there are no frames available.
6589                  */
6590
6591                 if ( info->rx_buffer_list[EndIndex].count )
6592                         goto Cleanup;
6593
6594                 /* advance to next buffer entry in linked list */
6595                 EndIndex++;
6596                 if ( EndIndex == info->rx_buffer_count )
6597                         EndIndex = 0;
6598
6599                 /* if entire list searched then no frame available */
6600                 if ( EndIndex == StartIndex ) {
6601                         /* If this occurs then something bad happened,
6602                          * all buffers have been 'used' but none mark
6603                          * the end of a frame. Reset buffers and receiver.
6604                          */
6605
6606                         if ( info->rx_enabled ){
6607                                 spin_lock_irqsave(&info->irq_spinlock,flags);
6608                                 usc_start_receiver(info);
6609                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
6610                         }
6611                         goto Cleanup;
6612                 }
6613         }
6614
6615
6616         /* check status of receive frame */
6617
6618         status = info->rx_buffer_list[EndIndex].status;
6619
6620         if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6621                         RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6622                 if ( status & RXSTATUS_SHORT_FRAME )
6623                         info->icount.rxshort++;
6624                 else if ( status & RXSTATUS_ABORT )
6625                         info->icount.rxabort++;
6626                 else if ( status & RXSTATUS_OVERRUN )
6627                         info->icount.rxover++;
6628                 else {
6629                         info->icount.rxcrc++;
6630                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX )
6631                                 return_frame = true;
6632                 }
6633                 framesize = 0;
6634 #if SYNCLINK_GENERIC_HDLC
6635                 {
6636                         struct net_device_stats *stats = hdlc_stats(info->netdev);
6637                         stats->rx_errors++;
6638                         stats->rx_frame_errors++;
6639                 }
6640 #endif
6641         } else
6642                 return_frame = true;
6643
6644         if ( return_frame ) {
6645                 /* receive frame has no errors, get frame size.
6646                  * The frame size is the starting value of the RCC (which was
6647                  * set to 0xffff) minus the ending value of the RCC (decremented
6648                  * once for each receive character) minus 2 for the 16-bit CRC.
6649                  */
6650
6651                 framesize = RCLRVALUE - info->rx_buffer_list[EndIndex].rcc;
6652
6653                 /* adjust frame size for CRC if any */
6654                 if ( info->params.crc_type == HDLC_CRC_16_CCITT )
6655                         framesize -= 2;
6656                 else if ( info->params.crc_type == HDLC_CRC_32_CCITT )
6657                         framesize -= 4;
6658         }
6659
6660         if ( debug_level >= DEBUG_LEVEL_BH )
6661                 printk("%s(%d):mgsl_get_rx_frame(%s) status=%04X size=%d\n",
6662                         __FILE__,__LINE__,info->device_name,status,framesize);
6663
6664         if ( debug_level >= DEBUG_LEVEL_DATA )
6665                 mgsl_trace_block(info,info->rx_buffer_list[StartIndex].virt_addr,
6666                         min_t(int, framesize, DMABUFFERSIZE),0);
6667
6668         if (framesize) {
6669                 if ( ( (info->params.crc_type & HDLC_CRC_RETURN_EX) &&
6670                                 ((framesize+1) > info->max_frame_size) ) ||
6671                         (framesize > info->max_frame_size) )
6672                         info->icount.rxlong++;
6673                 else {
6674                         /* copy dma buffer(s) to contiguous intermediate buffer */
6675                         int copy_count = framesize;
6676                         int index = StartIndex;
6677                         unsigned char *ptmp = info->intermediate_rxbuffer;
6678
6679                         if ( !(status & RXSTATUS_CRC_ERROR))
6680                         info->icount.rxok++;
6681
6682                         while(copy_count) {
6683                                 int partial_count;
6684                                 if ( copy_count > DMABUFFERSIZE )
6685                                         partial_count = DMABUFFERSIZE;
6686                                 else
6687                                         partial_count = copy_count;
6688
6689                                 pBufEntry = &(info->rx_buffer_list[index]);
6690                                 memcpy( ptmp, pBufEntry->virt_addr, partial_count );
6691                                 ptmp += partial_count;
6692                                 copy_count -= partial_count;
6693
6694                                 if ( ++index == info->rx_buffer_count )
6695                                         index = 0;
6696                         }
6697
6698                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX ) {
6699                                 ++framesize;
6700                                 *ptmp = (status & RXSTATUS_CRC_ERROR ?
6701                                                 RX_CRC_ERROR :
6702                                                 RX_OK);
6703
6704                                 if ( debug_level >= DEBUG_LEVEL_DATA )
6705                                         printk("%s(%d):mgsl_get_rx_frame(%s) rx frame status=%d\n",
6706                                                 __FILE__,__LINE__,info->device_name,
6707                                                 *ptmp);
6708                         }
6709
6710 #if SYNCLINK_GENERIC_HDLC
6711                         if (info->netcount)
6712                                 hdlcdev_rx(info,info->intermediate_rxbuffer,framesize);
6713                         else
6714 #endif
6715                                 ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6716                 }
6717         }
6718         /* Free the buffers used by this frame. */
6719         mgsl_free_rx_frame_buffers( info, StartIndex, EndIndex );
6720
6721         ReturnCode = true;
6722
6723 Cleanup:
6724
6725         if ( info->rx_enabled && info->rx_overflow ) {
6726                 /* The receiver needs to restarted because of
6727                  * a receive overflow (buffer or FIFO). If the
6728                  * receive buffers are now empty, then restart receiver.
6729                  */
6730
6731                 if ( !info->rx_buffer_list[EndIndex].status &&
6732                         info->rx_buffer_list[EndIndex].count ) {
6733                         spin_lock_irqsave(&info->irq_spinlock,flags);
6734                         usc_start_receiver(info);
6735                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6736                 }
6737         }
6738
6739         return ReturnCode;
6740
6741 }       /* end of mgsl_get_rx_frame() */
6742
6743 /* mgsl_get_raw_rx_frame()
6744  *
6745  *      This function attempts to return a received frame from the
6746  *      receive DMA buffers when running in external loop mode. In this mode,
6747  *      we will return at most one DMABUFFERSIZE frame to the application.
6748  *      The USC receiver is triggering off of DCD going active to start a new
6749  *      frame, and DCD going inactive to terminate the frame (similar to
6750  *      processing a closing flag character).
6751  *
6752  *      In this routine, we will return DMABUFFERSIZE "chunks" at a time.
6753  *      If DCD goes inactive, the last Rx DMA Buffer will have a non-zero
6754  *      status field and the RCC field will indicate the length of the
6755  *      entire received frame. We take this RCC field and get the modulus
6756  *      of RCC and DMABUFFERSIZE to determine if number of bytes in the
6757  *      last Rx DMA buffer and return that last portion of the frame.
6758  *
6759  * Arguments:           info    pointer to device extension
6760  * Return Value:        true if frame returned, otherwise false
6761  */
6762 static bool mgsl_get_raw_rx_frame(struct mgsl_struct *info)
6763 {
6764         unsigned int CurrentIndex, NextIndex;
6765         unsigned short status;
6766         DMABUFFERENTRY *pBufEntry;
6767         unsigned int framesize = 0;
6768         bool ReturnCode = false;
6769         unsigned long flags;
6770         struct tty_struct *tty = info->port.tty;
6771
6772         /*
6773          * current_rx_buffer points to the 1st buffer of the next available
6774          * receive frame. The status field is set by the 16C32 after
6775          * completing a receive frame. If the status field of this buffer
6776          * is zero, either the USC is still filling this buffer or this
6777          * is one of a series of buffers making up a received frame.
6778          *
6779          * If the count field of this buffer is zero, the USC is either
6780          * using this buffer or has used this buffer. Look at the count
6781          * field of the next buffer. If that next buffer's count is
6782          * non-zero, the USC is still actively using the current buffer.
6783          * Otherwise, if the next buffer's count field is zero, the
6784          * current buffer is complete and the USC is using the next
6785          * buffer.
6786          */
6787         CurrentIndex = NextIndex = info->current_rx_buffer;
6788         ++NextIndex;
6789         if ( NextIndex == info->rx_buffer_count )
6790                 NextIndex = 0;
6791
6792         if ( info->rx_buffer_list[CurrentIndex].status != 0 ||
6793                 (info->rx_buffer_list[CurrentIndex].count == 0 &&
6794                         info->rx_buffer_list[NextIndex].count == 0)) {
6795                 /*
6796                  * Either the status field of this dma buffer is non-zero
6797                  * (indicating the last buffer of a receive frame) or the next
6798                  * buffer is marked as in use -- implying this buffer is complete
6799                  * and an intermediate buffer for this received frame.
6800                  */
6801
6802                 status = info->rx_buffer_list[CurrentIndex].status;
6803
6804                 if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6805                                 RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6806                         if ( status & RXSTATUS_SHORT_FRAME )
6807                                 info->icount.rxshort++;
6808                         else if ( status & RXSTATUS_ABORT )
6809                                 info->icount.rxabort++;
6810                         else if ( status & RXSTATUS_OVERRUN )
6811                                 info->icount.rxover++;
6812                         else
6813                                 info->icount.rxcrc++;
6814                         framesize = 0;
6815                 } else {
6816                         /*
6817                          * A receive frame is available, get frame size and status.
6818                          *
6819                          * The frame size is the starting value of the RCC (which was
6820                          * set to 0xffff) minus the ending value of the RCC (decremented
6821                          * once for each receive character) minus 2 or 4 for the 16-bit
6822                          * or 32-bit CRC.
6823                          *
6824                          * If the status field is zero, this is an intermediate buffer.
6825                          * It's size is 4K.
6826                          *
6827                          * If the DMA Buffer Entry's Status field is non-zero, the
6828                          * receive operation completed normally (ie: DCD dropped). The
6829                          * RCC field is valid and holds the received frame size.
6830                          * It is possible that the RCC field will be zero on a DMA buffer
6831                          * entry with a non-zero status. This can occur if the total
6832                          * frame size (number of bytes between the time DCD goes active
6833                          * to the time DCD goes inactive) exceeds 65535 bytes. In this
6834                          * case the 16C32 has underrun on the RCC count and appears to
6835                          * stop updating this counter to let us know the actual received
6836                          * frame size. If this happens (non-zero status and zero RCC),
6837                          * simply return the entire RxDMA Buffer
6838                          */
6839                         if ( status ) {
6840                                 /*
6841                                  * In the event that the final RxDMA Buffer is
6842                                  * terminated with a non-zero status and the RCC
6843                                  * field is zero, we interpret this as the RCC
6844                                  * having underflowed (received frame > 65535 bytes).
6845                                  *
6846                                  * Signal the event to the user by passing back
6847                                  * a status of RxStatus_CrcError returning the full
6848                                  * buffer and let the app figure out what data is
6849                                  * actually valid
6850                                  */
6851                                 if ( info->rx_buffer_list[CurrentIndex].rcc )
6852                                         framesize = RCLRVALUE - info->rx_buffer_list[CurrentIndex].rcc;
6853                                 else
6854                                         framesize = DMABUFFERSIZE;
6855                         }
6856                         else
6857                                 framesize = DMABUFFERSIZE;
6858                 }
6859
6860                 if ( framesize > DMABUFFERSIZE ) {
6861                         /*
6862                          * if running in raw sync mode, ISR handler for
6863                          * End Of Buffer events terminates all buffers at 4K.
6864                          * If this frame size is said to be >4K, get the
6865                          * actual number of bytes of the frame in this buffer.
6866                          */
6867                         framesize = framesize % DMABUFFERSIZE;
6868                 }
6869
6870
6871                 if ( debug_level >= DEBUG_LEVEL_BH )
6872                         printk("%s(%d):mgsl_get_raw_rx_frame(%s) status=%04X size=%d\n",
6873                                 __FILE__,__LINE__,info->device_name,status,framesize);
6874
6875                 if ( debug_level >= DEBUG_LEVEL_DATA )
6876                         mgsl_trace_block(info,info->rx_buffer_list[CurrentIndex].virt_addr,
6877                                 min_t(int, framesize, DMABUFFERSIZE),0);
6878
6879                 if (framesize) {
6880                         /* copy dma buffer(s) to contiguous intermediate buffer */
6881                         /* NOTE: we never copy more than DMABUFFERSIZE bytes    */
6882
6883                         pBufEntry = &(info->rx_buffer_list[CurrentIndex]);
6884                         memcpy( info->intermediate_rxbuffer, pBufEntry->virt_addr, framesize);
6885                         info->icount.rxok++;
6886
6887                         ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6888                 }
6889
6890                 /* Free the buffers used by this frame. */
6891                 mgsl_free_rx_frame_buffers( info, CurrentIndex, CurrentIndex );
6892
6893                 ReturnCode = true;
6894         }
6895
6896
6897         if ( info->rx_enabled && info->rx_overflow ) {
6898                 /* The receiver needs to restarted because of
6899                  * a receive overflow (buffer or FIFO). If the
6900                  * receive buffers are now empty, then restart receiver.
6901                  */
6902
6903                 if ( !info->rx_buffer_list[CurrentIndex].status &&
6904                         info->rx_buffer_list[CurrentIndex].count ) {
6905                         spin_lock_irqsave(&info->irq_spinlock,flags);
6906                         usc_start_receiver(info);
6907                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6908                 }
6909         }
6910
6911         return ReturnCode;
6912
6913 }       /* end of mgsl_get_raw_rx_frame() */
6914
6915 /* mgsl_load_tx_dma_buffer()
6916  *
6917  *      Load the transmit DMA buffer with the specified data.
6918  *
6919  * Arguments:
6920  *
6921  *      info            pointer to device extension
6922  *      Buffer          pointer to buffer containing frame to load
6923  *      BufferSize      size in bytes of frame in Buffer
6924  *
6925  * Return Value:        None
6926  */
6927 static void mgsl_load_tx_dma_buffer(struct mgsl_struct *info,
6928                 const char *Buffer, unsigned int BufferSize)
6929 {
6930         unsigned short Copycount;
6931         unsigned int i = 0;
6932         DMABUFFERENTRY *pBufEntry;
6933
6934         if ( debug_level >= DEBUG_LEVEL_DATA )
6935                 mgsl_trace_block(info,Buffer, min_t(int, BufferSize, DMABUFFERSIZE), 1);
6936
6937         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
6938                 /* set CMR:13 to start transmit when
6939                  * next GoAhead (abort) is received
6940                  */
6941                 info->cmr_value |= BIT13;
6942         }
6943
6944         /* begin loading the frame in the next available tx dma
6945          * buffer, remember it's starting location for setting
6946          * up tx dma operation
6947          */
6948         i = info->current_tx_buffer;
6949         info->start_tx_dma_buffer = i;
6950
6951         /* Setup the status and RCC (Frame Size) fields of the 1st */
6952         /* buffer entry in the transmit DMA buffer list. */
6953
6954         info->tx_buffer_list[i].status = info->cmr_value & 0xf000;
6955         info->tx_buffer_list[i].rcc    = BufferSize;
6956         info->tx_buffer_list[i].count  = BufferSize;
6957
6958         /* Copy frame data from 1st source buffer to the DMA buffers. */
6959         /* The frame data may span multiple DMA buffers. */
6960
6961         while( BufferSize ){
6962                 /* Get a pointer to next DMA buffer entry. */
6963                 pBufEntry = &info->tx_buffer_list[i++];
6964
6965                 if ( i == info->tx_buffer_count )
6966                         i=0;
6967
6968                 /* Calculate the number of bytes that can be copied from */
6969                 /* the source buffer to this DMA buffer. */
6970                 if ( BufferSize > DMABUFFERSIZE )
6971                         Copycount = DMABUFFERSIZE;
6972                 else
6973                         Copycount = BufferSize;
6974
6975                 /* Actually copy data from source buffer to DMA buffer. */
6976                 /* Also set the data count for this individual DMA buffer. */
6977                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6978                         mgsl_load_pci_memory(pBufEntry->virt_addr, Buffer,Copycount);
6979                 else
6980                         memcpy(pBufEntry->virt_addr, Buffer, Copycount);
6981
6982                 pBufEntry->count = Copycount;
6983
6984                 /* Advance source pointer and reduce remaining data count. */
6985                 Buffer += Copycount;
6986                 BufferSize -= Copycount;
6987
6988                 ++info->tx_dma_buffers_used;
6989         }
6990
6991         /* remember next available tx dma buffer */
6992         info->current_tx_buffer = i;
6993
6994 }       /* end of mgsl_load_tx_dma_buffer() */
6995
6996 /*
6997  * mgsl_register_test()
6998  *
6999  *      Performs a register test of the 16C32.
7000  *
7001  * Arguments:           info    pointer to device instance data
7002  * Return Value:                true if test passed, otherwise false
7003  */
7004 static bool mgsl_register_test( struct mgsl_struct *info )
7005 {
7006         static unsigned short BitPatterns[] =
7007                 { 0x0000, 0xffff, 0xaaaa, 0x5555, 0x1234, 0x6969, 0x9696, 0x0f0f };
7008         static unsigned int Patterncount = ARRAY_SIZE(BitPatterns);
7009         unsigned int i;
7010         bool rc = true;
7011         unsigned long flags;
7012
7013         spin_lock_irqsave(&info->irq_spinlock,flags);
7014         usc_reset(info);
7015
7016         /* Verify the reset state of some registers. */
7017
7018         if ( (usc_InReg( info, SICR ) != 0) ||
7019                   (usc_InReg( info, IVR  ) != 0) ||
7020                   (usc_InDmaReg( info, DIVR ) != 0) ){
7021                 rc = false;
7022         }
7023
7024         if ( rc ){
7025                 /* Write bit patterns to various registers but do it out of */
7026                 /* sync, then read back and verify values. */
7027
7028                 for ( i = 0 ; i < Patterncount ; i++ ) {
7029                         usc_OutReg( info, TC0R, BitPatterns[i] );
7030                         usc_OutReg( info, TC1R, BitPatterns[(i+1)%Patterncount] );
7031                         usc_OutReg( info, TCLR, BitPatterns[(i+2)%Patterncount] );
7032                         usc_OutReg( info, RCLR, BitPatterns[(i+3)%Patterncount] );
7033                         usc_OutReg( info, RSR,  BitPatterns[(i+4)%Patterncount] );
7034                         usc_OutDmaReg( info, TBCR, BitPatterns[(i+5)%Patterncount] );
7035
7036                         if ( (usc_InReg( info, TC0R ) != BitPatterns[i]) ||
7037                                   (usc_InReg( info, TC1R ) != BitPatterns[(i+1)%Patterncount]) ||
7038                                   (usc_InReg( info, TCLR ) != BitPatterns[(i+2)%Patterncount]) ||
7039                                   (usc_InReg( info, RCLR ) != BitPatterns[(i+3)%Patterncount]) ||
7040                                   (usc_InReg( info, RSR )  != BitPatterns[(i+4)%Patterncount]) ||
7041                                   (usc_InDmaReg( info, TBCR ) != BitPatterns[(i+5)%Patterncount]) ){
7042                                 rc = false;
7043                                 break;
7044                         }
7045                 }
7046         }
7047
7048         usc_reset(info);
7049         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7050
7051         return rc;
7052
7053 }       /* end of mgsl_register_test() */
7054
7055 /* mgsl_irq_test()      Perform interrupt test of the 16C32.
7056  *
7057  * Arguments:           info    pointer to device instance data
7058  * Return Value:        true if test passed, otherwise false
7059  */
7060 static bool mgsl_irq_test( struct mgsl_struct *info )
7061 {
7062         unsigned long EndTime;
7063         unsigned long flags;
7064
7065         spin_lock_irqsave(&info->irq_spinlock,flags);
7066         usc_reset(info);
7067
7068         /*
7069          * Setup 16C32 to interrupt on TxC pin (14MHz clock) transition.
7070          * The ISR sets irq_occurred to true.
7071          */
7072
7073         info->irq_occurred = false;
7074
7075         /* Enable INTEN gate for ISA adapter (Port 6, Bit12) */
7076         /* Enable INTEN (Port 6, Bit12) */
7077         /* This connects the IRQ request signal to the ISA bus */
7078         /* on the ISA adapter. This has no effect for the PCI adapter */
7079         usc_OutReg( info, PCR, (unsigned short)((usc_InReg(info, PCR) | BIT13) & ~BIT12) );
7080
7081         usc_EnableMasterIrqBit(info);
7082         usc_EnableInterrupts(info, IO_PIN);
7083         usc_ClearIrqPendingBits(info, IO_PIN);
7084
7085         usc_UnlatchIostatusBits(info, MISCSTATUS_TXC_LATCHED);
7086         usc_EnableStatusIrqs(info, SICR_TXC_ACTIVE + SICR_TXC_INACTIVE);
7087
7088         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7089
7090         EndTime=100;
7091         while( EndTime-- && !info->irq_occurred ) {
7092                 msleep_interruptible(10);
7093         }
7094
7095         spin_lock_irqsave(&info->irq_spinlock,flags);
7096         usc_reset(info);
7097         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7098
7099         return info->irq_occurred;
7100
7101 }       /* end of mgsl_irq_test() */
7102
7103 /* mgsl_dma_test()
7104  *
7105  *      Perform a DMA test of the 16C32. A small frame is
7106  *      transmitted via DMA from a transmit buffer to a receive buffer
7107  *      using single buffer DMA mode.
7108  *
7109  * Arguments:           info    pointer to device instance data
7110  * Return Value:        true if test passed, otherwise false
7111  */
7112 static bool mgsl_dma_test( struct mgsl_struct *info )
7113 {
7114         unsigned short FifoLevel;
7115         unsigned long phys_addr;
7116         unsigned int FrameSize;
7117         unsigned int i;
7118         char *TmpPtr;
7119         bool rc = true;
7120         unsigned short status=0;
7121         unsigned long EndTime;
7122         unsigned long flags;
7123         MGSL_PARAMS tmp_params;
7124
7125         /* save current port options */
7126         memcpy(&tmp_params,&info->params,sizeof(MGSL_PARAMS));
7127         /* load default port options */
7128         memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
7129
7130 #define TESTFRAMESIZE 40
7131
7132         spin_lock_irqsave(&info->irq_spinlock,flags);
7133
7134         /* setup 16C32 for SDLC DMA transfer mode */
7135
7136         usc_reset(info);
7137         usc_set_sdlc_mode(info);
7138         usc_enable_loopback(info,1);
7139
7140         /* Reprogram the RDMR so that the 16C32 does NOT clear the count
7141          * field of the buffer entry after fetching buffer address. This
7142          * way we can detect a DMA failure for a DMA read (which should be
7143          * non-destructive to system memory) before we try and write to
7144          * memory (where a failure could corrupt system memory).
7145          */
7146
7147         /* Receive DMA mode Register (RDMR)
7148          *
7149          * <15..14>     11      DMA mode = Linked List Buffer mode
7150          * <13>         1       RSBinA/L = store Rx status Block in List entry
7151          * <12>         0       1 = Clear count of List Entry after fetching
7152          * <11..10>     00      Address mode = Increment
7153          * <9>          1       Terminate Buffer on RxBound
7154          * <8>          0       Bus Width = 16bits
7155          * <7..0>               ?       status Bits (write as 0s)
7156          *
7157          * 1110 0010 0000 0000 = 0xe200
7158          */
7159
7160         usc_OutDmaReg( info, RDMR, 0xe200 );
7161
7162         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7163
7164
7165         /* SETUP TRANSMIT AND RECEIVE DMA BUFFERS */
7166
7167         FrameSize = TESTFRAMESIZE;
7168
7169         /* setup 1st transmit buffer entry: */
7170         /* with frame size and transmit control word */
7171
7172         info->tx_buffer_list[0].count  = FrameSize;
7173         info->tx_buffer_list[0].rcc    = FrameSize;
7174         info->tx_buffer_list[0].status = 0x4000;
7175
7176         /* build a transmit frame in 1st transmit DMA buffer */
7177
7178         TmpPtr = info->tx_buffer_list[0].virt_addr;
7179         for (i = 0; i < FrameSize; i++ )
7180                 *TmpPtr++ = i;
7181
7182         /* setup 1st receive buffer entry: */
7183         /* clear status, set max receive buffer size */
7184
7185         info->rx_buffer_list[0].status = 0;
7186         info->rx_buffer_list[0].count = FrameSize + 4;
7187
7188         /* zero out the 1st receive buffer */
7189
7190         memset( info->rx_buffer_list[0].virt_addr, 0, FrameSize + 4 );
7191
7192         /* Set count field of next buffer entries to prevent */
7193         /* 16C32 from using buffers after the 1st one. */
7194
7195         info->tx_buffer_list[1].count = 0;
7196         info->rx_buffer_list[1].count = 0;
7197
7198
7199         /***************************/
7200         /* Program 16C32 receiver. */
7201         /***************************/
7202
7203         spin_lock_irqsave(&info->irq_spinlock,flags);
7204
7205         /* setup DMA transfers */
7206         usc_RTCmd( info, RTCmd_PurgeRxFifo );
7207
7208         /* program 16C32 receiver with physical address of 1st DMA buffer entry */
7209         phys_addr = info->rx_buffer_list[0].phys_entry;
7210         usc_OutDmaReg( info, NRARL, (unsigned short)phys_addr );
7211         usc_OutDmaReg( info, NRARU, (unsigned short)(phys_addr >> 16) );
7212
7213         /* Clear the Rx DMA status bits (read RDMR) and start channel */
7214         usc_InDmaReg( info, RDMR );
7215         usc_DmaCmd( info, DmaCmd_InitRxChannel );
7216
7217         /* Enable Receiver (RMR <1..0> = 10) */
7218         usc_OutReg( info, RMR, (unsigned short)((usc_InReg(info, RMR) & 0xfffc) | 0x0002) );
7219
7220         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7221
7222
7223         /*************************************************************/
7224         /* WAIT FOR RECEIVER TO DMA ALL PARAMETERS FROM BUFFER ENTRY */
7225         /*************************************************************/
7226
7227         /* Wait 100ms for interrupt. */
7228         EndTime = jiffies + msecs_to_jiffies(100);
7229
7230         for(;;) {
7231                 if (time_after(jiffies, EndTime)) {
7232                         rc = false;
7233                         break;
7234                 }
7235
7236                 spin_lock_irqsave(&info->irq_spinlock,flags);
7237                 status = usc_InDmaReg( info, RDMR );
7238                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7239
7240                 if ( !(status & BIT4) && (status & BIT5) ) {
7241                         /* INITG (BIT 4) is inactive (no entry read in progress) AND */
7242                         /* BUSY  (BIT 5) is active (channel still active). */
7243                         /* This means the buffer entry read has completed. */
7244                         break;
7245                 }
7246         }
7247
7248
7249         /******************************/
7250         /* Program 16C32 transmitter. */
7251         /******************************/
7252
7253         spin_lock_irqsave(&info->irq_spinlock,flags);
7254
7255         /* Program the Transmit Character Length Register (TCLR) */
7256         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
7257
7258         usc_OutReg( info, TCLR, (unsigned short)info->tx_buffer_list[0].count );
7259         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7260
7261         /* Program the address of the 1st DMA Buffer Entry in linked list */
7262
7263         phys_addr = info->tx_buffer_list[0].phys_entry;
7264         usc_OutDmaReg( info, NTARL, (unsigned short)phys_addr );
7265         usc_OutDmaReg( info, NTARU, (unsigned short)(phys_addr >> 16) );
7266
7267         /* unlatch Tx status bits, and start transmit channel. */
7268
7269         usc_OutReg( info, TCSR, (unsigned short)(( usc_InReg(info, TCSR) & 0x0f00) | 0xfa) );
7270         usc_DmaCmd( info, DmaCmd_InitTxChannel );
7271
7272         /* wait for DMA controller to fill transmit FIFO */
7273
7274         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
7275
7276         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7277
7278
7279         /**********************************/
7280         /* WAIT FOR TRANSMIT FIFO TO FILL */
7281         /**********************************/
7282
7283         /* Wait 100ms */
7284         EndTime = jiffies + msecs_to_jiffies(100);
7285
7286         for(;;) {
7287                 if (time_after(jiffies, EndTime)) {
7288                         rc = false;
7289                         break;
7290                 }
7291
7292                 spin_lock_irqsave(&info->irq_spinlock,flags);
7293                 FifoLevel = usc_InReg(info, TICR) >> 8;
7294                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7295
7296                 if ( FifoLevel < 16 )
7297                         break;
7298                 else
7299                         if ( FrameSize < 32 ) {
7300                                 /* This frame is smaller than the entire transmit FIFO */
7301                                 /* so wait for the entire frame to be loaded. */
7302                                 if ( FifoLevel <= (32 - FrameSize) )
7303                                         break;
7304                         }
7305         }
7306
7307
7308         if ( rc )
7309         {
7310                 /* Enable 16C32 transmitter. */
7311
7312                 spin_lock_irqsave(&info->irq_spinlock,flags);
7313
7314                 /* Transmit mode Register (TMR), <1..0> = 10, Enable Transmitter */
7315                 usc_TCmd( info, TCmd_SendFrame );
7316                 usc_OutReg( info, TMR, (unsigned short)((usc_InReg(info, TMR) & 0xfffc) | 0x0002) );
7317
7318                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7319
7320
7321                 /******************************/
7322                 /* WAIT FOR TRANSMIT COMPLETE */
7323                 /******************************/
7324
7325                 /* Wait 100ms */
7326                 EndTime = jiffies + msecs_to_jiffies(100);
7327
7328                 /* While timer not expired wait for transmit complete */
7329
7330                 spin_lock_irqsave(&info->irq_spinlock,flags);
7331                 status = usc_InReg( info, TCSR );
7332                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7333
7334                 while ( !(status & (BIT6+BIT5+BIT4+BIT2+BIT1)) ) {
7335                         if (time_after(jiffies, EndTime)) {
7336                                 rc = false;
7337                                 break;
7338                         }
7339
7340                         spin_lock_irqsave(&info->irq_spinlock,flags);
7341                         status = usc_InReg( info, TCSR );
7342                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7343                 }
7344         }
7345
7346
7347         if ( rc ){
7348                 /* CHECK FOR TRANSMIT ERRORS */
7349                 if ( status & (BIT5 + BIT1) )
7350                         rc = false;
7351         }
7352
7353         if ( rc ) {
7354                 /* WAIT FOR RECEIVE COMPLETE */
7355
7356                 /* Wait 100ms */
7357                 EndTime = jiffies + msecs_to_jiffies(100);
7358
7359                 /* Wait for 16C32 to write receive status to buffer entry. */
7360                 status=info->rx_buffer_list[0].status;
7361                 while ( status == 0 ) {
7362                         if (time_after(jiffies, EndTime)) {
7363                                 rc = false;
7364                                 break;
7365                         }
7366                         status=info->rx_buffer_list[0].status;
7367                 }
7368         }
7369
7370
7371         if ( rc ) {
7372                 /* CHECK FOR RECEIVE ERRORS */
7373                 status = info->rx_buffer_list[0].status;
7374
7375                 if ( status & (BIT8 + BIT3 + BIT1) ) {
7376                         /* receive error has occurred */
7377                         rc = false;
7378                 } else {
7379                         if ( memcmp( info->tx_buffer_list[0].virt_addr ,
7380                                 info->rx_buffer_list[0].virt_addr, FrameSize ) ){
7381                                 rc = false;
7382                         }
7383                 }
7384         }
7385
7386         spin_lock_irqsave(&info->irq_spinlock,flags);
7387         usc_reset( info );
7388         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7389
7390         /* restore current port options */
7391         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
7392
7393         return rc;
7394
7395 }       /* end of mgsl_dma_test() */
7396
7397 /* mgsl_adapter_test()
7398  *
7399  *      Perform the register, IRQ, and DMA tests for the 16C32.
7400  *
7401  * Arguments:           info    pointer to device instance data
7402  * Return Value:        0 if success, otherwise -ENODEV
7403  */
7404 static int mgsl_adapter_test( struct mgsl_struct *info )
7405 {
7406         if ( debug_level >= DEBUG_LEVEL_INFO )
7407                 printk( "%s(%d):Testing device %s\n",
7408                         __FILE__,__LINE__,info->device_name );
7409
7410         if ( !mgsl_register_test( info ) ) {
7411                 info->init_error = DiagStatus_AddressFailure;
7412                 printk( "%s(%d):Register test failure for device %s Addr=%04X\n",
7413                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->io_base) );
7414                 return -ENODEV;
7415         }
7416
7417         if ( !mgsl_irq_test( info ) ) {
7418                 info->init_error = DiagStatus_IrqFailure;
7419                 printk( "%s(%d):Interrupt test failure for device %s IRQ=%d\n",
7420                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->irq_level) );
7421                 return -ENODEV;
7422         }
7423
7424         if ( !mgsl_dma_test( info ) ) {
7425                 info->init_error = DiagStatus_DmaFailure;
7426                 printk( "%s(%d):DMA test failure for device %s DMA=%d\n",
7427                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->dma_level) );
7428                 return -ENODEV;
7429         }
7430
7431         if ( debug_level >= DEBUG_LEVEL_INFO )
7432                 printk( "%s(%d):device %s passed diagnostics\n",
7433                         __FILE__,__LINE__,info->device_name );
7434
7435         return 0;
7436
7437 }       /* end of mgsl_adapter_test() */
7438
7439 /* mgsl_memory_test()
7440  *
7441  *      Test the shared memory on a PCI adapter.
7442  *
7443  * Arguments:           info    pointer to device instance data
7444  * Return Value:        true if test passed, otherwise false
7445  */
7446 static bool mgsl_memory_test( struct mgsl_struct *info )
7447 {
7448         static unsigned long BitPatterns[] =
7449                 { 0x0, 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999, 0xffffffff, 0x12345678 };
7450         unsigned long Patterncount = ARRAY_SIZE(BitPatterns);
7451         unsigned long i;
7452         unsigned long TestLimit = SHARED_MEM_ADDRESS_SIZE/sizeof(unsigned long);
7453         unsigned long * TestAddr;
7454
7455         if ( info->bus_type != MGSL_BUS_TYPE_PCI )
7456                 return true;
7457
7458         TestAddr = (unsigned long *)info->memory_base;
7459
7460         /* Test data lines with test pattern at one location. */
7461
7462         for ( i = 0 ; i < Patterncount ; i++ ) {
7463                 *TestAddr = BitPatterns[i];
7464                 if ( *TestAddr != BitPatterns[i] )
7465                         return false;
7466         }
7467
7468         /* Test address lines with incrementing pattern over */
7469         /* entire address range. */
7470
7471         for ( i = 0 ; i < TestLimit ; i++ ) {
7472                 *TestAddr = i * 4;
7473                 TestAddr++;
7474         }
7475
7476         TestAddr = (unsigned long *)info->memory_base;
7477
7478         for ( i = 0 ; i < TestLimit ; i++ ) {
7479                 if ( *TestAddr != i * 4 )
7480                         return false;
7481                 TestAddr++;
7482         }
7483
7484         memset( info->memory_base, 0, SHARED_MEM_ADDRESS_SIZE );
7485
7486         return true;
7487
7488 }       /* End Of mgsl_memory_test() */
7489
7490
7491 /* mgsl_load_pci_memory()
7492  *
7493  *      Load a large block of data into the PCI shared memory.
7494  *      Use this instead of memcpy() or memmove() to move data
7495  *      into the PCI shared memory.
7496  *
7497  * Notes:
7498  *
7499  *      This function prevents the PCI9050 interface chip from hogging
7500  *      the adapter local bus, which can starve the 16C32 by preventing
7501  *      16C32 bus master cycles.
7502  *
7503  *      The PCI9050 documentation says that the 9050 will always release
7504  *      control of the local bus after completing the current read
7505  *      or write operation.
7506  *
7507  *      It appears that as long as the PCI9050 write FIFO is full, the
7508  *      PCI9050 treats all of the writes as a single burst transaction
7509  *      and will not release the bus. This causes DMA latency problems
7510  *      at high speeds when copying large data blocks to the shared
7511  *      memory.
7512  *
7513  *      This function in effect, breaks the a large shared memory write
7514  *      into multiple transations by interleaving a shared memory read
7515  *      which will flush the write FIFO and 'complete' the write
7516  *      transation. This allows any pending DMA request to gain control
7517  *      of the local bus in a timely fasion.
7518  *
7519  * Arguments:
7520  *
7521  *      TargetPtr       pointer to target address in PCI shared memory
7522  *      SourcePtr       pointer to source buffer for data
7523  *      count           count in bytes of data to copy
7524  *
7525  * Return Value:        None
7526  */
7527 static void mgsl_load_pci_memory( char* TargetPtr, const char* SourcePtr,
7528         unsigned short count )
7529 {
7530         /* 16 32-bit writes @ 60ns each = 960ns max latency on local bus */
7531 #define PCI_LOAD_INTERVAL 64
7532
7533         unsigned short Intervalcount = count / PCI_LOAD_INTERVAL;
7534         unsigned short Index;
7535         unsigned long Dummy;
7536
7537         for ( Index = 0 ; Index < Intervalcount ; Index++ )
7538         {
7539                 memcpy(TargetPtr, SourcePtr, PCI_LOAD_INTERVAL);
7540                 Dummy = *((volatile unsigned long *)TargetPtr);
7541                 TargetPtr += PCI_LOAD_INTERVAL;
7542                 SourcePtr += PCI_LOAD_INTERVAL;
7543         }
7544
7545         memcpy( TargetPtr, SourcePtr, count % PCI_LOAD_INTERVAL );
7546
7547 }       /* End Of mgsl_load_pci_memory() */
7548
7549 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit)
7550 {
7551         int i;
7552         int linecount;
7553         if (xmit)
7554                 printk("%s tx data:\n",info->device_name);
7555         else
7556                 printk("%s rx data:\n",info->device_name);
7557
7558         while(count) {
7559                 if (count > 16)
7560                         linecount = 16;
7561                 else
7562                         linecount = count;
7563
7564                 for(i=0;i<linecount;i++)
7565                         printk("%02X ",(unsigned char)data[i]);
7566                 for(;i<17;i++)
7567                         printk("   ");
7568                 for(i=0;i<linecount;i++) {
7569                         if (data[i]>=040 && data[i]<=0176)
7570                                 printk("%c",data[i]);
7571                         else
7572                                 printk(".");
7573                 }
7574                 printk("\n");
7575
7576                 data  += linecount;
7577                 count -= linecount;
7578         }
7579 }       /* end of mgsl_trace_block() */
7580
7581 /* mgsl_tx_timeout()
7582  *
7583  *      called when HDLC frame times out
7584  *      update stats and do tx completion processing
7585  *
7586  * Arguments:   context         pointer to device instance data
7587  * Return Value:        None
7588  */
7589 static void mgsl_tx_timeout(unsigned long context)
7590 {
7591         struct mgsl_struct *info = (struct mgsl_struct*)context;
7592         unsigned long flags;
7593
7594         if ( debug_level >= DEBUG_LEVEL_INFO )
7595                 printk( "%s(%d):mgsl_tx_timeout(%s)\n",
7596                         __FILE__,__LINE__,info->device_name);
7597         if(info->tx_active &&
7598            (info->params.mode == MGSL_MODE_HDLC ||
7599             info->params.mode == MGSL_MODE_RAW) ) {
7600                 info->icount.txtimeout++;
7601         }
7602         spin_lock_irqsave(&info->irq_spinlock,flags);
7603         info->tx_active = false;
7604         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
7605
7606         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
7607                 usc_loopmode_cancel_transmit( info );
7608
7609         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7610
7611 #if SYNCLINK_GENERIC_HDLC
7612         if (info->netcount)
7613                 hdlcdev_tx_done(info);
7614         else
7615 #endif
7616                 mgsl_bh_transmit(info);
7617
7618 }       /* end of mgsl_tx_timeout() */
7619
7620 /* signal that there are no more frames to send, so that
7621  * line is 'released' by echoing RxD to TxD when current
7622  * transmission is complete (or immediately if no tx in progress).
7623  */
7624 static int mgsl_loopmode_send_done( struct mgsl_struct * info )
7625 {
7626         unsigned long flags;
7627
7628         spin_lock_irqsave(&info->irq_spinlock,flags);
7629         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
7630                 if (info->tx_active)
7631                         info->loopmode_send_done_requested = true;
7632                 else
7633                         usc_loopmode_send_done(info);
7634         }
7635         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7636
7637         return 0;
7638 }
7639
7640 /* release the line by echoing RxD to TxD
7641  * upon completion of a transmit frame
7642  */
7643 static void usc_loopmode_send_done( struct mgsl_struct * info )
7644 {
7645         info->loopmode_send_done_requested = false;
7646         /* clear CMR:13 to 0 to start echoing RxData to TxData */
7647         info->cmr_value &= ~BIT13;
7648         usc_OutReg(info, CMR, info->cmr_value);
7649 }
7650
7651 /* abort a transmit in progress while in HDLC LoopMode
7652  */
7653 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info )
7654 {
7655         /* reset tx dma channel and purge TxFifo */
7656         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7657         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
7658         usc_loopmode_send_done( info );
7659 }
7660
7661 /* for HDLC/SDLC LoopMode, setting CMR:13 after the transmitter is enabled
7662  * is an Insert Into Loop action. Upon receipt of a GoAhead sequence (RxAbort)
7663  * we must clear CMR:13 to begin repeating TxData to RxData
7664  */
7665 static void usc_loopmode_insert_request( struct mgsl_struct * info )
7666 {
7667         info->loopmode_insert_requested = true;
7668
7669         /* enable RxAbort irq. On next RxAbort, clear CMR:13 to
7670          * begin repeating TxData on RxData (complete insertion)
7671          */
7672         usc_OutReg( info, RICR,
7673                 (usc_InReg( info, RICR ) | RXSTATUS_ABORT_RECEIVED ) );
7674
7675         /* set CMR:13 to insert into loop on next GoAhead (RxAbort) */
7676         info->cmr_value |= BIT13;
7677         usc_OutReg(info, CMR, info->cmr_value);
7678 }
7679
7680 /* return 1 if station is inserted into the loop, otherwise 0
7681  */
7682 static int usc_loopmode_active( struct mgsl_struct * info)
7683 {
7684         return usc_InReg( info, CCSR ) & BIT7 ? 1 : 0 ;
7685 }
7686
7687 #if SYNCLINK_GENERIC_HDLC
7688
7689 /**
7690  * called by generic HDLC layer when protocol selected (PPP, frame relay, etc.)
7691  * set encoding and frame check sequence (FCS) options
7692  *
7693  * dev       pointer to network device structure
7694  * encoding  serial encoding setting
7695  * parity    FCS setting
7696  *
7697  * returns 0 if success, otherwise error code
7698  */
7699 static int hdlcdev_attach(struct net_device *dev, unsigned short encoding,
7700                           unsigned short parity)
7701 {
7702         struct mgsl_struct *info = dev_to_port(dev);
7703         unsigned char  new_encoding;
7704         unsigned short new_crctype;
7705
7706         /* return error if TTY interface open */
7707         if (info->port.count)
7708                 return -EBUSY;
7709
7710         switch (encoding)
7711         {
7712         case ENCODING_NRZ:        new_encoding = HDLC_ENCODING_NRZ; break;
7713         case ENCODING_NRZI:       new_encoding = HDLC_ENCODING_NRZI_SPACE; break;
7714         case ENCODING_FM_MARK:    new_encoding = HDLC_ENCODING_BIPHASE_MARK; break;
7715         case ENCODING_FM_SPACE:   new_encoding = HDLC_ENCODING_BIPHASE_SPACE; break;
7716         case ENCODING_MANCHESTER: new_encoding = HDLC_ENCODING_BIPHASE_LEVEL; break;
7717         default: return -EINVAL;
7718         }
7719
7720         switch (parity)
7721         {
7722         case PARITY_NONE:            new_crctype = HDLC_CRC_NONE; break;
7723         case PARITY_CRC16_PR1_CCITT: new_crctype = HDLC_CRC_16_CCITT; break;
7724         case PARITY_CRC32_PR1_CCITT: new_crctype = HDLC_CRC_32_CCITT; break;
7725         default: return -EINVAL;
7726         }
7727
7728         info->params.encoding = new_encoding;
7729         info->params.crc_type = new_crctype;
7730
7731         /* if network interface up, reprogram hardware */
7732         if (info->netcount)
7733                 mgsl_program_hw(info);
7734
7735         return 0;
7736 }
7737
7738 /**
7739  * called by generic HDLC layer to send frame
7740  *
7741  * skb  socket buffer containing HDLC frame
7742  * dev  pointer to network device structure
7743  *
7744  * returns 0 if success, otherwise error code
7745  */
7746 static int hdlcdev_xmit(struct sk_buff *skb, struct net_device *dev)
7747 {
7748         struct mgsl_struct *info = dev_to_port(dev);
7749         struct net_device_stats *stats = hdlc_stats(dev);
7750         unsigned long flags;
7751
7752         if (debug_level >= DEBUG_LEVEL_INFO)
7753                 printk(KERN_INFO "%s:hdlc_xmit(%s)\n",__FILE__,dev->name);
7754
7755         /* stop sending until this frame completes */
7756         netif_stop_queue(dev);
7757
7758         /* copy data to device buffers */
7759         info->xmit_cnt = skb->len;
7760         mgsl_load_tx_dma_buffer(info, skb->data, skb->len);
7761
7762         /* update network statistics */
7763         stats->tx_packets++;
7764         stats->tx_bytes += skb->len;
7765
7766         /* done with socket buffer, so free it */
7767         dev_kfree_skb(skb);
7768
7769         /* save start time for transmit timeout detection */
7770         dev->trans_start = jiffies;
7771
7772         /* start hardware transmitter if necessary */
7773         spin_lock_irqsave(&info->irq_spinlock,flags);
7774         if (!info->tx_active)
7775                 usc_start_transmitter(info);
7776         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7777
7778         return 0;
7779 }
7780
7781 /**
7782  * called by network layer when interface enabled
7783  * claim resources and initialize hardware
7784  *
7785  * dev  pointer to network device structure
7786  *
7787  * returns 0 if success, otherwise error code
7788  */
7789 static int hdlcdev_open(struct net_device *dev)
7790 {
7791         struct mgsl_struct *info = dev_to_port(dev);
7792         int rc;
7793         unsigned long flags;
7794
7795         if (debug_level >= DEBUG_LEVEL_INFO)
7796                 printk("%s:hdlcdev_open(%s)\n",__FILE__,dev->name);
7797
7798         /* generic HDLC layer open processing */
7799         if ((rc = hdlc_open(dev)))
7800                 return rc;
7801
7802         /* arbitrate between network and tty opens */
7803         spin_lock_irqsave(&info->netlock, flags);
7804         if (info->port.count != 0 || info->netcount != 0) {
7805                 printk(KERN_WARNING "%s: hdlc_open returning busy\n", dev->name);
7806                 spin_unlock_irqrestore(&info->netlock, flags);
7807                 return -EBUSY;
7808         }
7809         info->netcount=1;
7810         spin_unlock_irqrestore(&info->netlock, flags);
7811
7812         /* claim resources and init adapter */
7813         if ((rc = startup(info)) != 0) {
7814                 spin_lock_irqsave(&info->netlock, flags);
7815                 info->netcount=0;
7816                 spin_unlock_irqrestore(&info->netlock, flags);
7817                 return rc;
7818         }
7819
7820         /* assert DTR and RTS, apply hardware settings */
7821         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
7822         mgsl_program_hw(info);
7823
7824         /* enable network layer transmit */
7825         dev->trans_start = jiffies;
7826         netif_start_queue(dev);
7827
7828         /* inform generic HDLC layer of current DCD status */
7829         spin_lock_irqsave(&info->irq_spinlock, flags);
7830         usc_get_serial_signals(info);
7831         spin_unlock_irqrestore(&info->irq_spinlock, flags);
7832         if (info->serial_signals & SerialSignal_DCD)
7833                 netif_carrier_on(dev);
7834         else
7835                 netif_carrier_off(dev);
7836         return 0;
7837 }
7838
7839 /**
7840  * called by network layer when interface is disabled
7841  * shutdown hardware and release resources
7842  *
7843  * dev  pointer to network device structure
7844  *
7845  * returns 0 if success, otherwise error code
7846  */
7847 static int hdlcdev_close(struct net_device *dev)
7848 {
7849         struct mgsl_struct *info = dev_to_port(dev);
7850         unsigned long flags;
7851
7852         if (debug_level >= DEBUG_LEVEL_INFO)
7853                 printk("%s:hdlcdev_close(%s)\n",__FILE__,dev->name);
7854
7855         netif_stop_queue(dev);
7856
7857         /* shutdown adapter and release resources */
7858         shutdown(info);
7859
7860         hdlc_close(dev);
7861
7862         spin_lock_irqsave(&info->netlock, flags);
7863         info->netcount=0;
7864         spin_unlock_irqrestore(&info->netlock, flags);
7865
7866         return 0;
7867 }
7868
7869 /**
7870  * called by network layer to process IOCTL call to network device
7871  *
7872  * dev  pointer to network device structure
7873  * ifr  pointer to network interface request structure
7874  * cmd  IOCTL command code
7875  *
7876  * returns 0 if success, otherwise error code
7877  */
7878 static int hdlcdev_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
7879 {
7880         const size_t size = sizeof(sync_serial_settings);
7881         sync_serial_settings new_line;
7882         sync_serial_settings __user *line = ifr->ifr_settings.ifs_ifsu.sync;
7883         struct mgsl_struct *info = dev_to_port(dev);
7884         unsigned int flags;
7885
7886         if (debug_level >= DEBUG_LEVEL_INFO)
7887                 printk("%s:hdlcdev_ioctl(%s)\n",__FILE__,dev->name);
7888
7889         /* return error if TTY interface open */
7890         if (info->port.count)
7891                 return -EBUSY;
7892
7893         if (cmd != SIOCWANDEV)
7894                 return hdlc_ioctl(dev, ifr, cmd);
7895
7896         switch(ifr->ifr_settings.type) {
7897         case IF_GET_IFACE: /* return current sync_serial_settings */
7898
7899                 ifr->ifr_settings.type = IF_IFACE_SYNC_SERIAL;
7900                 if (ifr->ifr_settings.size < size) {
7901                         ifr->ifr_settings.size = size; /* data size wanted */
7902                         return -ENOBUFS;
7903                 }
7904
7905                 flags = info->params.flags & (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7906                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7907                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7908                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7909
7910                 switch (flags){
7911                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN): new_line.clock_type = CLOCK_EXT; break;
7912                 case (HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_INT; break;
7913                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_TXINT; break;
7914                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN): new_line.clock_type = CLOCK_TXFROMRX; break;
7915                 default: new_line.clock_type = CLOCK_DEFAULT;
7916                 }
7917
7918                 new_line.clock_rate = info->params.clock_speed;
7919                 new_line.loopback   = info->params.loopback ? 1:0;
7920
7921                 if (copy_to_user(line, &new_line, size))
7922                         return -EFAULT;
7923                 return 0;
7924
7925         case IF_IFACE_SYNC_SERIAL: /* set sync_serial_settings */
7926
7927                 if(!capable(CAP_NET_ADMIN))
7928                         return -EPERM;
7929                 if (copy_from_user(&new_line, line, size))
7930                         return -EFAULT;
7931
7932                 switch (new_line.clock_type)
7933                 {
7934                 case CLOCK_EXT:      flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN; break;
7935                 case CLOCK_TXFROMRX: flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN; break;
7936                 case CLOCK_INT:      flags = HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG;    break;
7937                 case CLOCK_TXINT:    flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG;    break;
7938                 case CLOCK_DEFAULT:  flags = info->params.flags &
7939                                              (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7940                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7941                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7942                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN); break;
7943                 default: return -EINVAL;
7944                 }
7945
7946                 if (new_line.loopback != 0 && new_line.loopback != 1)
7947                         return -EINVAL;
7948
7949                 info->params.flags &= ~(HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7950                                         HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7951                                         HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7952                                         HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7953                 info->params.flags |= flags;
7954
7955                 info->params.loopback = new_line.loopback;
7956
7957                 if (flags & (HDLC_FLAG_RXC_BRG | HDLC_FLAG_TXC_BRG))
7958                         info->params.clock_speed = new_line.clock_rate;
7959                 else
7960                         info->params.clock_speed = 0;
7961
7962                 /* if network interface up, reprogram hardware */
7963                 if (info->netcount)
7964                         mgsl_program_hw(info);
7965                 return 0;
7966
7967         default:
7968                 return hdlc_ioctl(dev, ifr, cmd);
7969         }
7970 }
7971
7972 /**
7973  * called by network layer when transmit timeout is detected
7974  *
7975  * dev  pointer to network device structure
7976  */
7977 static void hdlcdev_tx_timeout(struct net_device *dev)
7978 {
7979         struct mgsl_struct *info = dev_to_port(dev);
7980         struct net_device_stats *stats = hdlc_stats(dev);
7981         unsigned long flags;
7982
7983         if (debug_level >= DEBUG_LEVEL_INFO)
7984                 printk("hdlcdev_tx_timeout(%s)\n",dev->name);
7985
7986         stats->tx_errors++;
7987         stats->tx_aborted_errors++;
7988
7989         spin_lock_irqsave(&info->irq_spinlock,flags);
7990         usc_stop_transmitter(info);
7991         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7992
7993         netif_wake_queue(dev);
7994 }
7995
7996 /**
7997  * called by device driver when transmit completes
7998  * reenable network layer transmit if stopped
7999  *
8000  * info  pointer to device instance information
8001  */
8002 static void hdlcdev_tx_done(struct mgsl_struct *info)
8003 {
8004         if (netif_queue_stopped(info->netdev))
8005                 netif_wake_queue(info->netdev);
8006 }
8007
8008 /**
8009  * called by device driver when frame received
8010  * pass frame to network layer
8011  *
8012  * info  pointer to device instance information
8013  * buf   pointer to buffer contianing frame data
8014  * size  count of data bytes in buf
8015  */
8016 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size)
8017 {
8018         struct sk_buff *skb = dev_alloc_skb(size);
8019         struct net_device *dev = info->netdev;
8020         struct net_device_stats *stats = hdlc_stats(dev);
8021
8022         if (debug_level >= DEBUG_LEVEL_INFO)
8023                 printk("hdlcdev_rx(%s)\n",dev->name);
8024
8025         if (skb == NULL) {
8026                 printk(KERN_NOTICE "%s: can't alloc skb, dropping packet\n", dev->name);
8027                 stats->rx_dropped++;
8028                 return;
8029         }
8030
8031         memcpy(skb_put(skb, size),buf,size);
8032
8033         skb->protocol = hdlc_type_trans(skb, info->netdev);
8034
8035         stats->rx_packets++;
8036         stats->rx_bytes += size;
8037
8038         netif_rx(skb);
8039
8040         info->netdev->last_rx = jiffies;
8041 }
8042
8043 /**
8044  * called by device driver when adding device instance
8045  * do generic HDLC initialization
8046  *
8047  * info  pointer to device instance information
8048  *
8049  * returns 0 if success, otherwise error code
8050  */
8051 static int hdlcdev_init(struct mgsl_struct *info)
8052 {
8053         int rc;
8054         struct net_device *dev;
8055         hdlc_device *hdlc;
8056
8057         /* allocate and initialize network and HDLC layer objects */
8058
8059         if (!(dev = alloc_hdlcdev(info))) {
8060                 printk(KERN_ERR "%s:hdlc device allocation failure\n",__FILE__);
8061                 return -ENOMEM;
8062         }
8063
8064         /* for network layer reporting purposes only */
8065         dev->base_addr = info->io_base;
8066         dev->irq       = info->irq_level;
8067         dev->dma       = info->dma_level;
8068
8069         /* network layer callbacks and settings */
8070         dev->do_ioctl       = hdlcdev_ioctl;
8071         dev->open           = hdlcdev_open;
8072         dev->stop           = hdlcdev_close;
8073         dev->tx_timeout     = hdlcdev_tx_timeout;
8074         dev->watchdog_timeo = 10*HZ;
8075         dev->tx_queue_len   = 50;
8076
8077         /* generic HDLC layer callbacks and settings */
8078         hdlc         = dev_to_hdlc(dev);
8079         hdlc->attach = hdlcdev_attach;
8080         hdlc->xmit   = hdlcdev_xmit;
8081
8082         /* register objects with HDLC layer */
8083         if ((rc = register_hdlc_device(dev))) {
8084                 printk(KERN_WARNING "%s:unable to register hdlc device\n",__FILE__);
8085                 free_netdev(dev);
8086                 return rc;
8087         }
8088
8089         info->netdev = dev;
8090         return 0;
8091 }
8092
8093 /**
8094  * called by device driver when removing device instance
8095  * do generic HDLC cleanup
8096  *
8097  * info  pointer to device instance information
8098  */
8099 static void hdlcdev_exit(struct mgsl_struct *info)
8100 {
8101         unregister_hdlc_device(info->netdev);
8102         free_netdev(info->netdev);
8103         info->netdev = NULL;
8104 }
8105
8106 #endif /* CONFIG_HDLC */
8107
8108
8109 static int __devinit synclink_init_one (struct pci_dev *dev,
8110                                         const struct pci_device_id *ent)
8111 {
8112         struct mgsl_struct *info;
8113
8114         if (pci_enable_device(dev)) {
8115                 printk("error enabling pci device %p\n", dev);
8116                 return -EIO;
8117         }
8118
8119         if (!(info = mgsl_allocate_device())) {
8120                 printk("can't allocate device instance data.\n");
8121                 return -EIO;
8122         }
8123
8124         /* Copy user configuration info to device instance data */
8125
8126         info->io_base = pci_resource_start(dev, 2);
8127         info->irq_level = dev->irq;
8128         info->phys_memory_base = pci_resource_start(dev, 3);
8129
8130         /* Because veremap only works on page boundaries we must map
8131          * a larger area than is actually implemented for the LCR
8132          * memory range. We map a full page starting at the page boundary.
8133          */
8134         info->phys_lcr_base = pci_resource_start(dev, 0);
8135         info->lcr_offset    = info->phys_lcr_base & (PAGE_SIZE-1);
8136         info->phys_lcr_base &= ~(PAGE_SIZE-1);
8137
8138         info->bus_type = MGSL_BUS_TYPE_PCI;
8139         info->io_addr_size = 8;
8140         info->irq_flags = IRQF_SHARED;
8141
8142         if (dev->device == 0x0210) {
8143                 /* Version 1 PCI9030 based universal PCI adapter */
8144                 info->misc_ctrl_value = 0x007c4080;
8145                 info->hw_version = 1;
8146         } else {
8147                 /* Version 0 PCI9050 based 5V PCI adapter
8148                  * A PCI9050 bug prevents reading LCR registers if
8149                  * LCR base address bit 7 is set. Maintain shadow
8150                  * value so we can write to LCR misc control reg.
8151                  */
8152                 info->misc_ctrl_value = 0x087e4546;
8153                 info->hw_version = 0;
8154         }
8155
8156         mgsl_add_device(info);
8157
8158         return 0;
8159 }
8160
8161 static void __devexit synclink_remove_one (struct pci_dev *dev)
8162 {
8163 }
8164