err.no Git - linux-2.6/blob - drivers/ata/sata_qstor.c

   1 /*
   2  *  sata_qstor.c - Pacific Digital Corporation QStor SATA
   3  *
   4  *  Maintained by:  Mark Lord <mlord@pobox.com>
   5  *
   6  *  Copyright 2005 Pacific Digital Corporation.
   7  *  (OSL/GPL code release authorized by Jalil Fadavi).
   8  *
   9  *
  10  *  This program is free software; you can redistribute it and/or modify
  11  *  it under the terms of the GNU General Public License as published by
  12  *  the Free Software Foundation; either version 2, or (at your option)
  13  *  any later version.
  14  *
  15  *  This program is distributed in the hope that it will be useful,
  16  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  *  GNU General Public License for more details.
  19  *
  20  *  You should have received a copy of the GNU General Public License
  21  *  along with this program; see the file COPYING.  If not, write to
  22  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  23  *
  24  *
  25  *  libata documentation is available via 'make {ps|pdf}docs',
  26  *  as Documentation/DocBook/libata.*
  27  *
  28  */
  29
  30 #include <linux/kernel.h>
  31 #include <linux/module.h>
  32 #include <linux/pci.h>
  33 #include <linux/init.h>
  34 #include <linux/blkdev.h>
  35 #include <linux/delay.h>
  36 #include <linux/interrupt.h>
  37 #include <linux/device.h>
  38 #include <scsi/scsi_host.h>
  39 #include <linux/libata.h>
  40
  41 #define DRV_NAME        "sata_qstor"
  42 #define DRV_VERSION     "0.09"
  43
  44 enum {
  45         QS_MMIO_BAR             = 4,
  46
  47         QS_PORTS                = 4,
  48         QS_MAX_PRD              = LIBATA_MAX_PRD,
  49         QS_CPB_ORDER            = 6,
  50         QS_CPB_BYTES            = (1 << QS_CPB_ORDER),
  51         QS_PRD_BYTES            = QS_MAX_PRD * 16,
  52         QS_PKT_BYTES            = QS_CPB_BYTES + QS_PRD_BYTES,
  53
  54         /* global register offsets */
  55         QS_HCF_CNFG3            = 0x0003, /* host configuration offset */
  56         QS_HID_HPHY             = 0x0004, /* host physical interface info */
  57         QS_HCT_CTRL             = 0x00e4, /* global interrupt mask offset */
  58         QS_HST_SFF              = 0x0100, /* host status fifo offset */
  59         QS_HVS_SERD3            = 0x0393, /* PHY enable offset */
  60
  61         /* global control bits */
  62         QS_HPHY_64BIT           = (1 << 1), /* 64-bit bus detected */
  63         QS_CNFG3_GSRST          = 0x01,     /* global chip reset */
  64         QS_SERD3_PHY_ENA        = 0xf0,     /* PHY detection ENAble*/
  65
  66         /* per-channel register offsets */
  67         QS_CCF_CPBA             = 0x0710, /* chan CPB base address */
  68         QS_CCF_CSEP             = 0x0718, /* chan CPB separation factor */
  69         QS_CFC_HUFT             = 0x0800, /* host upstream fifo threshold */
  70         QS_CFC_HDFT             = 0x0804, /* host downstream fifo threshold */
  71         QS_CFC_DUFT             = 0x0808, /* dev upstream fifo threshold */
  72         QS_CFC_DDFT             = 0x080c, /* dev downstream fifo threshold */
  73         QS_CCT_CTR0             = 0x0900, /* chan control-0 offset */
  74         QS_CCT_CTR1             = 0x0901, /* chan control-1 offset */
  75         QS_CCT_CFF              = 0x0a00, /* chan command fifo offset */
  76
  77         /* channel control bits */
  78         QS_CTR0_REG             = (1 << 1),   /* register mode (vs. pkt mode) */
  79         QS_CTR0_CLER            = (1 << 2),   /* clear channel errors */
  80         QS_CTR1_RDEV            = (1 << 1),   /* sata phy/comms reset */
  81         QS_CTR1_RCHN            = (1 << 4),   /* reset channel logic */
  82         QS_CCF_RUN_PKT          = 0x107,      /* RUN a new dma PKT */
  83
  84         /* pkt sub-field headers */
  85         QS_HCB_HDR              = 0x01,   /* Host Control Block header */
  86         QS_DCB_HDR              = 0x02,   /* Device Control Block header */
  87
  88         /* pkt HCB flag bits */
  89         QS_HF_DIRO              = (1 << 0),   /* data DIRection Out */
  90         QS_HF_DAT               = (1 << 3),   /* DATa pkt */
  91         QS_HF_IEN               = (1 << 4),   /* Interrupt ENable */
  92         QS_HF_VLD               = (1 << 5),   /* VaLiD pkt */
  93
  94         /* pkt DCB flag bits */
  95         QS_DF_PORD              = (1 << 2),   /* Pio OR Dma */
  96         QS_DF_ELBA              = (1 << 3),   /* Extended LBA (lba48) */
  97
  98         /* PCI device IDs */
  99         board_2068_idx          = 0,    /* QStor 4-port SATA/RAID */
 100 };
 101
 102 enum {
 103         QS_DMA_BOUNDARY         = ~0UL
 104 };
 105
 106 typedef enum { qs_state_mmio, qs_state_pkt } qs_state_t;
 107
 108 struct qs_port_priv {
 109         u8                      *pkt;
 110         dma_addr_t              pkt_dma;
 111         qs_state_t              state;
 112 };
 113
 114 static int qs_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val);
 115 static int qs_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val);
 116 static int qs_ata_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
 117 static int qs_port_start(struct ata_port *ap);
 118 static void qs_host_stop(struct ata_host *host);
 119 static void qs_qc_prep(struct ata_queued_cmd *qc);
 120 static unsigned int qs_qc_issue(struct ata_queued_cmd *qc);
 121 static int qs_check_atapi_dma(struct ata_queued_cmd *qc);
 122 static void qs_bmdma_stop(struct ata_queued_cmd *qc);
 123 static u8 qs_bmdma_status(struct ata_port *ap);
 124 static void qs_freeze(struct ata_port *ap);
 125 static void qs_thaw(struct ata_port *ap);
 126 static void qs_error_handler(struct ata_port *ap);
 127
 128 static struct scsi_host_template qs_ata_sht = {
 129         ATA_BASE_SHT(DRV_NAME),
 130         .sg_tablesize           = QS_MAX_PRD,
 131         .dma_boundary           = QS_DMA_BOUNDARY,
 132 };
 133
 134 static struct ata_port_operations qs_ata_ops = {
 135         .inherits               = &ata_sff_port_ops,
 136
 137         .check_atapi_dma        = qs_check_atapi_dma,
 138         .bmdma_stop             = qs_bmdma_stop,
 139         .bmdma_status           = qs_bmdma_status,
 140         .qc_prep                = qs_qc_prep,
 141         .qc_issue               = qs_qc_issue,
 142
 143         .freeze                 = qs_freeze,
 144         .thaw                   = qs_thaw,
 145         .error_handler          = qs_error_handler,
 146         .post_internal_cmd      = ATA_OP_NULL,
 147
 148         .scr_read               = qs_scr_read,
 149         .scr_write              = qs_scr_write,
 150
 151         .port_start             = qs_port_start,
 152         .host_stop              = qs_host_stop,
 153 };
 154
 155 static const struct ata_port_info qs_port_info[] = {
 156         /* board_2068_idx */
 157         {
 158                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 159                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
 160                 .pio_mask       = 0x10, /* pio4 */
 161                 .udma_mask      = ATA_UDMA6,
 162                 .port_ops       = &qs_ata_ops,
 163         },
 164 };
 165
 166 static const struct pci_device_id qs_ata_pci_tbl[] = {
 167         { PCI_VDEVICE(PDC, 0x2068), board_2068_idx },
 168
 169         { }     /* terminate list */
 170 };
 171
 172 static struct pci_driver qs_ata_pci_driver = {
 173         .name                   = DRV_NAME,
 174         .id_table               = qs_ata_pci_tbl,
 175         .probe                  = qs_ata_init_one,
 176         .remove                 = ata_pci_remove_one,
 177 };
 178
 179 static void __iomem *qs_mmio_base(struct ata_host *host)
 180 {
 181         return host->iomap[QS_MMIO_BAR];
 182 }
 183
 184 static int qs_check_atapi_dma(struct ata_queued_cmd *qc)
 185 {
 186         return 1;       /* ATAPI DMA not supported */
 187 }
 188
 189 static void qs_bmdma_stop(struct ata_queued_cmd *qc)
 190 {
 191         /* nothing */
 192 }
 193
 194 static u8 qs_bmdma_status(struct ata_port *ap)
 195 {
 196         return 0;
 197 }
 198
 199 static inline void qs_enter_reg_mode(struct ata_port *ap)
 200 {
 201         u8 __iomem *chan = qs_mmio_base(ap->host) + (ap->port_no * 0x4000);
 202         struct qs_port_priv *pp = ap->private_data;
 203
 204         pp->state = qs_state_mmio;
 205         writeb(QS_CTR0_REG, chan + QS_CCT_CTR0);
 206         readb(chan + QS_CCT_CTR0);        /* flush */
 207 }
 208
 209 static inline void qs_reset_channel_logic(struct ata_port *ap)
 210 {
 211         u8 __iomem *chan = qs_mmio_base(ap->host) + (ap->port_no * 0x4000);
 212
 213         writeb(QS_CTR1_RCHN, chan + QS_CCT_CTR1);
 214         readb(chan + QS_CCT_CTR0);        /* flush */
 215         qs_enter_reg_mode(ap);
 216 }
 217
 218 static void qs_freeze(struct ata_port *ap)
 219 {
 220         u8 __iomem *mmio_base = qs_mmio_base(ap->host);
 221
 222         writeb(0, mmio_base + QS_HCT_CTRL); /* disable host interrupts */
 223         qs_enter_reg_mode(ap);
 224 }
 225
 226 static void qs_thaw(struct ata_port *ap)
 227 {
 228         u8 __iomem *mmio_base = qs_mmio_base(ap->host);
 229
 230         qs_enter_reg_mode(ap);
 231         writeb(1, mmio_base + QS_HCT_CTRL); /* enable host interrupts */
 232 }
 233
 234 static int qs_prereset(struct ata_link *link, unsigned long deadline)
 235 {
 236         struct ata_port *ap = link->ap;
 237
 238         qs_reset_channel_logic(ap);
 239         return ata_std_prereset(link, deadline);
 240 }
 241
 242 static int qs_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val)
 243 {
 244         if (sc_reg > SCR_CONTROL)
 245                 return -EINVAL;
 246         *val = readl(ap->ioaddr.scr_addr + (sc_reg * 8));
 247         return 0;
 248 }
 249
 250 static void qs_error_handler(struct ata_port *ap)
 251 {
 252         qs_enter_reg_mode(ap);
 253         ata_do_eh(ap, qs_prereset, NULL, sata_std_hardreset,
 254                   ata_std_postreset);
 255 }
 256
 257 static int qs_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val)
 258 {
 259         if (sc_reg > SCR_CONTROL)
 260                 return -EINVAL;
 261         writel(val, ap->ioaddr.scr_addr + (sc_reg * 8));
 262         return 0;
 263 }
 264
 265 static unsigned int qs_fill_sg(struct ata_queued_cmd *qc)
 266 {
 267         struct scatterlist *sg;
 268         struct ata_port *ap = qc->ap;
 269         struct qs_port_priv *pp = ap->private_data;
 270         u8 *prd = pp->pkt + QS_CPB_BYTES;
 271         unsigned int si;
 272
 273         for_each_sg(qc->sg, sg, qc->n_elem, si) {
 274                 u64 addr;
 275                 u32 len;
 276
 277                 addr = sg_dma_address(sg);
 278                 *(__le64 *)prd = cpu_to_le64(addr);
 279                 prd += sizeof(u64);
 280
 281                 len = sg_dma_len(sg);
 282                 *(__le32 *)prd = cpu_to_le32(len);
 283                 prd += sizeof(u64);
 284
 285                 VPRINTK("PRD[%u] = (0x%llX, 0x%X)\n", si,
 286                                         (unsigned long long)addr, len);
 287         }
 288
 289         return si;
 290 }
 291
 292 static void qs_qc_prep(struct ata_queued_cmd *qc)
 293 {
 294         struct qs_port_priv *pp = qc->ap->private_data;
 295         u8 dflags = QS_DF_PORD, *buf = pp->pkt;
 296         u8 hflags = QS_HF_DAT | QS_HF_IEN | QS_HF_VLD;
 297         u64 addr;
 298         unsigned int nelem;
 299
 300         VPRINTK("ENTER\n");
 301
 302         qs_enter_reg_mode(qc->ap);
 303         if (qc->tf.protocol != ATA_PROT_DMA) {
 304                 ata_qc_prep(qc);
 305                 return;
 306         }
 307
 308         nelem = qs_fill_sg(qc);
 309
 310         if ((qc->tf.flags & ATA_TFLAG_WRITE))
 311                 hflags |= QS_HF_DIRO;
 312         if ((qc->tf.flags & ATA_TFLAG_LBA48))
 313                 dflags |= QS_DF_ELBA;
 314
 315         /* host control block (HCB) */
 316         buf[ 0] = QS_HCB_HDR;
 317         buf[ 1] = hflags;
 318         *(__le32 *)(&buf[ 4]) = cpu_to_le32(qc->nbytes);
 319         *(__le32 *)(&buf[ 8]) = cpu_to_le32(nelem);
 320         addr = ((u64)pp->pkt_dma) + QS_CPB_BYTES;
 321         *(__le64 *)(&buf[16]) = cpu_to_le64(addr);
 322
 323         /* device control block (DCB) */
 324         buf[24] = QS_DCB_HDR;
 325         buf[28] = dflags;
 326
 327         /* frame information structure (FIS) */
 328         ata_tf_to_fis(&qc->tf, 0, 1, &buf[32]);
 329 }
 330
 331 static inline void qs_packet_start(struct ata_queued_cmd *qc)
 332 {
 333         struct ata_port *ap = qc->ap;
 334         u8 __iomem *chan = qs_mmio_base(ap->host) + (ap->port_no * 0x4000);
 335
 336         VPRINTK("ENTER, ap %p\n", ap);
 337
 338         writeb(QS_CTR0_CLER, chan + QS_CCT_CTR0);
 339         wmb();                             /* flush PRDs and pkt to memory */
 340         writel(QS_CCF_RUN_PKT, chan + QS_CCT_CFF);
 341         readl(chan + QS_CCT_CFF);          /* flush */
 342 }
 343
 344 static unsigned int qs_qc_issue(struct ata_queued_cmd *qc)
 345 {
 346         struct qs_port_priv *pp = qc->ap->private_data;
 347
 348         switch (qc->tf.protocol) {
 349         case ATA_PROT_DMA:
 350                 pp->state = qs_state_pkt;
 351                 qs_packet_start(qc);
 352                 return 0;
 353
 354         case ATAPI_PROT_DMA:
 355                 BUG();
 356                 break;
 357
 358         default:
 359                 break;
 360         }
 361
 362         pp->state = qs_state_mmio;
 363         return ata_qc_issue_prot(qc);
 364 }
 365
 366 static void qs_do_or_die(struct ata_queued_cmd *qc, u8 status)
 367 {
 368         qc->err_mask |= ac_err_mask(status);
 369
 370         if (!qc->err_mask) {
 371                 ata_qc_complete(qc);
 372         } else {
 373                 struct ata_port    *ap  = qc->ap;
 374                 struct ata_eh_info *ehi = &ap->link.eh_info;
 375
 376                 ata_ehi_clear_desc(ehi);
 377                 ata_ehi_push_desc(ehi, "status 0x%02X", status);
 378
 379                 if (qc->err_mask == AC_ERR_DEV)
 380                         ata_port_abort(ap);
 381                 else
 382                         ata_port_freeze(ap);
 383         }
 384 }
 385
 386 static inline unsigned int qs_intr_pkt(struct ata_host *host)
 387 {
 388         unsigned int handled = 0;
 389         u8 sFFE;
 390         u8 __iomem *mmio_base = qs_mmio_base(host);
 391
 392         do {
 393                 u32 sff0 = readl(mmio_base + QS_HST_SFF);
 394                 u32 sff1 = readl(mmio_base + QS_HST_SFF + 4);
 395                 u8 sEVLD = (sff1 >> 30) & 0x01; /* valid flag */
 396                 sFFE  = sff1 >> 31;             /* empty flag */
 397
 398                 if (sEVLD) {
 399                         u8 sDST = sff0 >> 16;   /* dev status */
 400                         u8 sHST = sff1 & 0x3f;  /* host status */
 401                         unsigned int port_no = (sff1 >> 8) & 0x03;
 402                         struct ata_port *ap = host->ports[port_no];
 403
 404                         DPRINTK("SFF=%08x%08x: sCHAN=%u sHST=%d sDST=%02x\n",
 405                                         sff1, sff0, port_no, sHST, sDST);
 406                         handled = 1;
 407                         if (ap && !(ap->flags & ATA_FLAG_DISABLED)) {
 408                                 struct ata_queued_cmd *qc;
 409                                 struct qs_port_priv *pp = ap->private_data;
 410                                 if (!pp || pp->state != qs_state_pkt)
 411                                         continue;
 412                                 qc = ata_qc_from_tag(ap, ap->link.active_tag);
 413                                 if (qc && (!(qc->tf.flags & ATA_TFLAG_POLLING))) {
 414                                         switch (sHST) {
 415                                         case 0: /* successful CPB */
 416                                         case 3: /* device error */
 417                                                 qs_enter_reg_mode(qc->ap);
 418                                                 qs_do_or_die(qc, sDST);
 419                                                 break;
 420                                         default:
 421                                                 break;
 422                                         }
 423                                 }
 424                         }
 425                 }
 426         } while (!sFFE);
 427         return handled;
 428 }
 429
 430 static inline unsigned int qs_intr_mmio(struct ata_host *host)
 431 {
 432         unsigned int handled = 0, port_no;
 433
 434         for (port_no = 0; port_no < host->n_ports; ++port_no) {
 435                 struct ata_port *ap;
 436                 ap = host->ports[port_no];
 437                 if (ap &&
 438                     !(ap->flags & ATA_FLAG_DISABLED)) {
 439                         struct ata_queued_cmd *qc;
 440                         struct qs_port_priv *pp;
 441                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
 442                         if (!qc || !(qc->flags & ATA_QCFLAG_ACTIVE)) {
 443                                 /*
 444                                  * The qstor hardware generates spurious
 445                                  * interrupts from time to time when switching
 446                                  * in and out of packet mode.
 447                                  * There's no obvious way to know if we're
 448                                  * here now due to that, so just ack the irq
 449                                  * and pretend we knew it was ours.. (ugh).
 450                                  * This does not affect packet mode.
 451                                  */
 452                                 ata_check_status(ap);
 453                                 handled = 1;
 454                                 continue;
 455                         }
 456                         pp = ap->private_data;
 457                         if (!pp || pp->state != qs_state_mmio)
 458                                 continue;
 459                         if (!(qc->tf.flags & ATA_TFLAG_POLLING))
 460                                 handled |= ata_host_intr(ap, qc);
 461                 }
 462         }
 463         return handled;
 464 }
 465
 466 static irqreturn_t qs_intr(int irq, void *dev_instance)
 467 {
 468         struct ata_host *host = dev_instance;
 469         unsigned int handled = 0;
 470         unsigned long flags;
 471
 472         VPRINTK("ENTER\n");
 473
 474         spin_lock_irqsave(&host->lock, flags);
 475         handled  = qs_intr_pkt(host) | qs_intr_mmio(host);
 476         spin_unlock_irqrestore(&host->lock, flags);
 477
 478         VPRINTK("EXIT\n");
 479
 480         return IRQ_RETVAL(handled);
 481 }
 482
 483 static void qs_ata_setup_port(struct ata_ioports *port, void __iomem *base)
 484 {
 485         port->cmd_addr          =
 486         port->data_addr         = base + 0x400;
 487         port->error_addr        =
 488         port->feature_addr      = base + 0x408; /* hob_feature = 0x409 */
 489         port->nsect_addr        = base + 0x410; /* hob_nsect   = 0x411 */
 490         port->lbal_addr         = base + 0x418; /* hob_lbal    = 0x419 */
 491         port->lbam_addr         = base + 0x420; /* hob_lbam    = 0x421 */
 492         port->lbah_addr         = base + 0x428; /* hob_lbah    = 0x429 */
 493         port->device_addr       = base + 0x430;
 494         port->status_addr       =
 495         port->command_addr      = base + 0x438;
 496         port->altstatus_addr    =
 497         port->ctl_addr          = base + 0x440;
 498         port->scr_addr          = base + 0xc00;
 499 }
 500
 501 static int qs_port_start(struct ata_port *ap)
 502 {
 503         struct device *dev = ap->host->dev;
 504         struct qs_port_priv *pp;
 505         void __iomem *mmio_base = qs_mmio_base(ap->host);
 506         void __iomem *chan = mmio_base + (ap->port_no * 0x4000);
 507         u64 addr;
 508         int rc;
 509
 510         rc = ata_port_start(ap);
 511         if (rc)
 512                 return rc;
 513         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
 514         if (!pp)
 515                 return -ENOMEM;
 516         pp->pkt = dmam_alloc_coherent(dev, QS_PKT_BYTES, &pp->pkt_dma,
 517                                       GFP_KERNEL);
 518         if (!pp->pkt)
 519                 return -ENOMEM;
 520         memset(pp->pkt, 0, QS_PKT_BYTES);
 521         ap->private_data = pp;
 522
 523         qs_enter_reg_mode(ap);
 524         addr = (u64)pp->pkt_dma;
 525         writel((u32) addr,        chan + QS_CCF_CPBA);
 526         writel((u32)(addr >> 32), chan + QS_CCF_CPBA + 4);
 527         return 0;
 528 }
 529
 530 static void qs_host_stop(struct ata_host *host)
 531 {
 532         void __iomem *mmio_base = qs_mmio_base(host);
 533
 534         writeb(0, mmio_base + QS_HCT_CTRL); /* disable host interrupts */
 535         writeb(QS_CNFG3_GSRST, mmio_base + QS_HCF_CNFG3); /* global reset */
 536 }
 537
 538 static void qs_host_init(struct ata_host *host, unsigned int chip_id)
 539 {
 540         void __iomem *mmio_base = host->iomap[QS_MMIO_BAR];
 541         unsigned int port_no;
 542
 543         writeb(0, mmio_base + QS_HCT_CTRL); /* disable host interrupts */
 544         writeb(QS_CNFG3_GSRST, mmio_base + QS_HCF_CNFG3); /* global reset */
 545
 546         /* reset each channel in turn */
 547         for (port_no = 0; port_no < host->n_ports; ++port_no) {
 548                 u8 __iomem *chan = mmio_base + (port_no * 0x4000);
 549                 writeb(QS_CTR1_RDEV|QS_CTR1_RCHN, chan + QS_CCT_CTR1);
 550                 writeb(QS_CTR0_REG, chan + QS_CCT_CTR0);
 551                 readb(chan + QS_CCT_CTR0);        /* flush */
 552         }
 553         writeb(QS_SERD3_PHY_ENA, mmio_base + QS_HVS_SERD3); /* enable phy */
 554
 555         for (port_no = 0; port_no < host->n_ports; ++port_no) {
 556                 u8 __iomem *chan = mmio_base + (port_no * 0x4000);
 557                 /* set FIFO depths to same settings as Windows driver */
 558                 writew(32, chan + QS_CFC_HUFT);
 559                 writew(32, chan + QS_CFC_HDFT);
 560                 writew(10, chan + QS_CFC_DUFT);
 561                 writew( 8, chan + QS_CFC_DDFT);
 562                 /* set CPB size in bytes, as a power of two */
 563                 writeb(QS_CPB_ORDER,    chan + QS_CCF_CSEP);
 564         }
 565         writeb(1, mmio_base + QS_HCT_CTRL); /* enable host interrupts */
 566 }
 567
 568 /*
 569  * The QStor understands 64-bit buses, and uses 64-bit fields
 570  * for DMA pointers regardless of bus width.  We just have to
 571  * make sure our DMA masks are set appropriately for whatever
 572  * bridge lies between us and the QStor, and then the DMA mapping
 573  * code will ensure we only ever "see" appropriate buffer addresses.
 574  * If we're 32-bit limited somewhere, then our 64-bit fields will
 575  * just end up with zeros in the upper 32-bits, without any special
 576  * logic required outside of this routine (below).
 577  */
 578 static int qs_set_dma_masks(struct pci_dev *pdev, void __iomem *mmio_base)
 579 {
 580         u32 bus_info = readl(mmio_base + QS_HID_HPHY);
 581         int rc, have_64bit_bus = (bus_info & QS_HPHY_64BIT);
 582
 583         if (have_64bit_bus &&
 584             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 585                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 586                 if (rc) {
 587                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 588                         if (rc) {
 589                                 dev_printk(KERN_ERR, &pdev->dev,
 590                                            "64-bit DMA enable failed\n");
 591                                 return rc;
 592                         }
 593                 }
 594         } else {
 595                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 596                 if (rc) {
 597                         dev_printk(KERN_ERR, &pdev->dev,
 598                                 "32-bit DMA enable failed\n");
 599                         return rc;
 600                 }
 601                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 602                 if (rc) {
 603                         dev_printk(KERN_ERR, &pdev->dev,
 604                                 "32-bit consistent DMA enable failed\n");
 605                         return rc;
 606                 }
 607         }
 608         return 0;
 609 }
 610
 611 static int qs_ata_init_one(struct pci_dev *pdev,
 612                                 const struct pci_device_id *ent)
 613 {
 614         static int printed_version;
 615         unsigned int board_idx = (unsigned int) ent->driver_data;
 616         const struct ata_port_info *ppi[] = { &qs_port_info[board_idx], NULL };
 617         struct ata_host *host;
 618         int rc, port_no;
 619
 620         if (!printed_version++)
 621                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
 622
 623         /* alloc host */
 624         host = ata_host_alloc_pinfo(&pdev->dev, ppi, QS_PORTS);
 625         if (!host)
 626                 return -ENOMEM;
 627
 628         /* acquire resources and fill host */
 629         rc = pcim_enable_device(pdev);
 630         if (rc)
 631                 return rc;
 632
 633         if ((pci_resource_flags(pdev, QS_MMIO_BAR) & IORESOURCE_MEM) == 0)
 634                 return -ENODEV;
 635
 636         rc = pcim_iomap_regions(pdev, 1 << QS_MMIO_BAR, DRV_NAME);
 637         if (rc)
 638                 return rc;
 639         host->iomap = pcim_iomap_table(pdev);
 640
 641         rc = qs_set_dma_masks(pdev, host->iomap[QS_MMIO_BAR]);
 642         if (rc)
 643                 return rc;
 644
 645         for (port_no = 0; port_no < host->n_ports; ++port_no) {
 646                 struct ata_port *ap = host->ports[port_no];
 647                 unsigned int offset = port_no * 0x4000;
 648                 void __iomem *chan = host->iomap[QS_MMIO_BAR] + offset;
 649
 650                 qs_ata_setup_port(&ap->ioaddr, chan);
 651
 652                 ata_port_pbar_desc(ap, QS_MMIO_BAR, -1, "mmio");
 653                 ata_port_pbar_desc(ap, QS_MMIO_BAR, offset, "port");
 654         }
 655
 656         /* initialize adapter */
 657         qs_host_init(host, board_idx);
 658
 659         pci_set_master(pdev);
 660         return ata_host_activate(host, pdev->irq, qs_intr, IRQF_SHARED,
 661                                  &qs_ata_sht);
 662 }
 663
 664 static int __init qs_ata_init(void)
 665 {
 666         return pci_register_driver(&qs_ata_pci_driver);
 667 }
 668
 669 static void __exit qs_ata_exit(void)
 670 {
 671         pci_unregister_driver(&qs_ata_pci_driver);
 672 }
 673
 674 MODULE_AUTHOR("Mark Lord");
 675 MODULE_DESCRIPTION("Pacific Digital Corporation QStor SATA low-level driver");
 676 MODULE_LICENSE("GPL");
 677 MODULE_DEVICE_TABLE(pci, qs_ata_pci_tbl);
 678 MODULE_VERSION(DRV_VERSION);
 679
 680 module_init(qs_ata_init);
 681 module_exit(qs_ata_exit);