err.no Git - linux-2.6/blob - drivers/ata/ata_piix.c

   1 /*
   2  *    ata_piix.c - Intel PATA/SATA controllers
   3  *
   4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *
   9  *      Copyright 2003-2005 Red Hat Inc
  10  *      Copyright 2003-2005 Jeff Garzik
  11  *
  12  *
  13  *      Copyright header from piix.c:
  14  *
  15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
  16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
  17  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
  18  *
  19  *
  20  *  This program is free software; you can redistribute it and/or modify
  21  *  it under the terms of the GNU General Public License as published by
  22  *  the Free Software Foundation; either version 2, or (at your option)
  23  *  any later version.
  24  *
  25  *  This program is distributed in the hope that it will be useful,
  26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  *  GNU General Public License for more details.
  29  *
  30  *  You should have received a copy of the GNU General Public License
  31  *  along with this program; see the file COPYING.  If not, write to
  32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  33  *
  34  *
  35  *  libata documentation is available via 'make {ps|pdf}docs',
  36  *  as Documentation/DocBook/libata.*
  37  *
  38  *  Hardware documentation available at http://developer.intel.com/
  39  *
  40  * Documentation
  41  *      Publically available from Intel web site. Errata documentation
  42  * is also publically available. As an aide to anyone hacking on this
  43  * driver the list of errata that are relevant is below, going back to
  44  * PIIX4. Older device documentation is now a bit tricky to find.
  45  *
  46  * The chipsets all follow very much the same design. The orginal Triton
  47  * series chipsets do _not_ support independant device timings, but this
  48  * is fixed in Triton II. With the odd mobile exception the chips then
  49  * change little except in gaining more modes until SATA arrives. This
  50  * driver supports only the chips with independant timing (that is those
  51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
  52  * for the early chip drivers.
  53  *
  54  * Errata of note:
  55  *
  56  * Unfixable
  57  *      PIIX4    errata #9      - Only on ultra obscure hw
  58  *      ICH3     errata #13     - Not observed to affect real hw
  59  *                                by Intel
  60  *
  61  * Things we must deal with
  62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  63  *                                (must stop/start dma to recover)
  64  *      440MX   errata #15      - As PIIX4 errata #10
  65  *      PIIX4   errata #15      - Must not read control registers
  66  *                                during a PIO transfer
  67  *      440MX   errata #13      - As PIIX4 errata #15
  68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  69  *      ICH0/1  errata #55      - As ICH2 errata #21
  70  *      ICH2    spec c #9       - Extra operations needed to handle
  71  *                                drive hotswap [NOT YET SUPPORTED]
  72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  73  *                                and must be dword aligned
  74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  75  *
  76  * Should have been BIOS fixed:
  77  *      450NX:  errata #19      - DMA hangs on old 450NX
  78  *      450NX:  errata #20      - DMA hangs on old 450NX
  79  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  80  *      ICH3    errata #15      - IDE deadlock under high load
  81  *                                (BIOS must set dev 31 fn 0 bit 23)
  82  *      ICH3    errata #18      - Don't use native mode
  83  */
  84
  85 #include <linux/kernel.h>
  86 #include <linux/module.h>
  87 #include <linux/pci.h>
  88 #include <linux/init.h>
  89 #include <linux/blkdev.h>
  90 #include <linux/delay.h>
  91 #include <linux/device.h>
  92 #include <scsi/scsi_host.h>
  93 #include <linux/libata.h>
  94 #include <linux/dmi.h>
  95
  96 #define DRV_NAME        "ata_piix"
  97 #define DRV_VERSION     "2.12"
  98
  99 enum {
 100         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
 101         ICH5_PMR                = 0x90, /* port mapping register */
 102         ICH5_PCS                = 0x92, /* port control and status */
 103         PIIX_SCC                = 0x0A, /* sub-class code register */
 104         PIIX_SIDPR_BAR          = 5,
 105         PIIX_SIDPR_LEN          = 16,
 106         PIIX_SIDPR_IDX          = 0,
 107         PIIX_SIDPR_DATA         = 4,
 108
 109         PIIX_FLAG_AHCI          = (1 << 27), /* AHCI possible */
 110         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
 111         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
 112
 113         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
 114         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
 115
 116         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
 117         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
 118
 119         /* constants for mapping table */
 120         P0                      = 0,  /* port 0 */
 121         P1                      = 1,  /* port 1 */
 122         P2                      = 2,  /* port 2 */
 123         P3                      = 3,  /* port 3 */
 124         IDE                     = -1, /* IDE */
 125         NA                      = -2, /* not avaliable */
 126         RV                      = -3, /* reserved */
 127
 128         PIIX_AHCI_DEVICE        = 6,
 129
 130         /* host->flags bits */
 131         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
 132 };
 133
 134 enum piix_controller_ids {
 135         /* controller IDs */
 136         piix_pata_mwdma,        /* PIIX3 MWDMA only */
 137         piix_pata_33,           /* PIIX4 at 33Mhz */
 138         ich_pata_33,            /* ICH up to UDMA 33 only */
 139         ich_pata_66,            /* ICH up to 66 Mhz */
 140         ich_pata_100,           /* ICH up to UDMA 100 */
 141         ich5_sata,
 142         ich6_sata,
 143         ich6_sata_ahci,
 144         ich6m_sata_ahci,
 145         ich8_sata_ahci,
 146         ich8_2port_sata,
 147         ich8m_apple_sata_ahci,  /* locks up on second port enable */
 148         tolapai_sata_ahci,
 149         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
 150 };
 151
 152 struct piix_map_db {
 153         const u32 mask;
 154         const u16 port_enable;
 155         const int map[][4];
 156 };
 157
 158 struct piix_host_priv {
 159         const int *map;
 160         void __iomem *sidpr;
 161 };
 162
 163 static int piix_init_one(struct pci_dev *pdev,
 164                          const struct pci_device_id *ent);
 165 static void piix_pata_error_handler(struct ata_port *ap);
 166 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
 167 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 168 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 169 static int ich_pata_cable_detect(struct ata_port *ap);
 170 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
 171 static int piix_sidpr_scr_read(struct ata_port *ap, unsigned int reg, u32 *val);
 172 static int piix_sidpr_scr_write(struct ata_port *ap, unsigned int reg, u32 val);
 173 static void piix_sidpr_error_handler(struct ata_port *ap);
 174 #ifdef CONFIG_PM
 175 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 176 static int piix_pci_device_resume(struct pci_dev *pdev);
 177 #endif
 178
 179 static unsigned int in_module_init = 1;
 180
 181 static const struct pci_device_id piix_pci_tbl[] = {
 182         /* Intel PIIX3 for the 430HX etc */
 183         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
 184         /* VMware ICH4 */
 185         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
 186         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
 187         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
 188         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 189         /* Intel PIIX4 */
 190         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 191         /* Intel PIIX4 */
 192         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 193         /* Intel PIIX */
 194         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 195         /* Intel ICH (i810, i815, i840) UDMA 66*/
 196         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
 197         /* Intel ICH0 : UDMA 33*/
 198         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
 199         /* Intel ICH2M */
 200         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 201         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
 202         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 203         /*  Intel ICH3M */
 204         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 205         /* Intel ICH3 (E7500/1) UDMA 100 */
 206         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 207         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
 208         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 209         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 210         /* Intel ICH5 */
 211         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 212         /* C-ICH (i810E2) */
 213         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 214         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
 215         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 216         /* ICH6 (and 6) (i915) UDMA 100 */
 217         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 218         /* ICH7/7-R (i945, i975) UDMA 100*/
 219         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 220         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 221         /* ICH8 Mobile PATA Controller */
 222         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 223
 224         /* NOTE: The following PCI ids must be kept in sync with the
 225          * list in drivers/pci/quirks.c.
 226          */
 227
 228         /* 82801EB (ICH5) */
 229         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 230         /* 82801EB (ICH5) */
 231         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 232         /* 6300ESB (ICH5 variant with broken PCS present bits) */
 233         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 234         /* 6300ESB pretending RAID */
 235         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 236         /* 82801FB/FW (ICH6/ICH6W) */
 237         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 238         /* 82801FR/FRW (ICH6R/ICH6RW) */
 239         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 240         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented) */
 241         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 242         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
 243         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 244         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
 245         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 246         /* Enterprise Southbridge 2 (631xESB/632xESB) */
 247         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 248         /* SATA Controller 1 IDE (ICH8) */
 249         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 250         /* SATA Controller 2 IDE (ICH8) */
 251         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 252         /* Mobile SATA Controller IDE (ICH8M) */
 253         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 254         /* Mobile SATA Controller IDE (ICH8M), Apple */
 255         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata_ahci },
 256         /* SATA Controller IDE (ICH9) */
 257         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 258         /* SATA Controller IDE (ICH9) */
 259         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 260         /* SATA Controller IDE (ICH9) */
 261         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 262         /* SATA Controller IDE (ICH9M) */
 263         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 264         /* SATA Controller IDE (ICH9M) */
 265         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 266         /* SATA Controller IDE (ICH9M) */
 267         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 268         /* SATA Controller IDE (Tolapai) */
 269         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata_ahci },
 270         /* SATA Controller IDE (ICH10) */
 271         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 272         /* SATA Controller IDE (ICH10) */
 273         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 274         /* SATA Controller IDE (ICH10) */
 275         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 276         /* SATA Controller IDE (ICH10) */
 277         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 278
 279         { }     /* terminate list */
 280 };
 281
 282 static struct pci_driver piix_pci_driver = {
 283         .name                   = DRV_NAME,
 284         .id_table               = piix_pci_tbl,
 285         .probe                  = piix_init_one,
 286         .remove                 = ata_pci_remove_one,
 287 #ifdef CONFIG_PM
 288         .suspend                = piix_pci_device_suspend,
 289         .resume                 = piix_pci_device_resume,
 290 #endif
 291 };
 292
 293 static struct scsi_host_template piix_sht = {
 294         ATA_BMDMA_SHT(DRV_NAME),
 295 };
 296
 297 static const struct ata_port_operations piix_pata_ops = {
 298         .set_piomode            = piix_set_piomode,
 299         .set_dmamode            = piix_set_dmamode,
 300         .mode_filter            = ata_pci_default_filter,
 301
 302         .tf_load                = ata_tf_load,
 303         .tf_read                = ata_tf_read,
 304         .check_status           = ata_check_status,
 305         .exec_command           = ata_exec_command,
 306         .dev_select             = ata_std_dev_select,
 307
 308         .bmdma_setup            = ata_bmdma_setup,
 309         .bmdma_start            = ata_bmdma_start,
 310         .bmdma_stop             = ata_bmdma_stop,
 311         .bmdma_status           = ata_bmdma_status,
 312         .qc_prep                = ata_qc_prep,
 313         .qc_issue               = ata_qc_issue_prot,
 314         .data_xfer              = ata_data_xfer,
 315
 316         .freeze                 = ata_bmdma_freeze,
 317         .thaw                   = ata_bmdma_thaw,
 318         .error_handler          = piix_pata_error_handler,
 319         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 320         .cable_detect           = ata_cable_40wire,
 321
 322         .irq_clear              = ata_bmdma_irq_clear,
 323         .irq_on                 = ata_irq_on,
 324
 325         .port_start             = ata_sff_port_start,
 326 };
 327
 328 static const struct ata_port_operations ich_pata_ops = {
 329         .set_piomode            = piix_set_piomode,
 330         .set_dmamode            = ich_set_dmamode,
 331         .mode_filter            = ata_pci_default_filter,
 332
 333         .tf_load                = ata_tf_load,
 334         .tf_read                = ata_tf_read,
 335         .check_status           = ata_check_status,
 336         .exec_command           = ata_exec_command,
 337         .dev_select             = ata_std_dev_select,
 338
 339         .bmdma_setup            = ata_bmdma_setup,
 340         .bmdma_start            = ata_bmdma_start,
 341         .bmdma_stop             = ata_bmdma_stop,
 342         .bmdma_status           = ata_bmdma_status,
 343         .qc_prep                = ata_qc_prep,
 344         .qc_issue               = ata_qc_issue_prot,
 345         .data_xfer              = ata_data_xfer,
 346
 347         .freeze                 = ata_bmdma_freeze,
 348         .thaw                   = ata_bmdma_thaw,
 349         .error_handler          = piix_pata_error_handler,
 350         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 351         .cable_detect           = ich_pata_cable_detect,
 352
 353         .irq_clear              = ata_bmdma_irq_clear,
 354         .irq_on                 = ata_irq_on,
 355
 356         .port_start             = ata_sff_port_start,
 357 };
 358
 359 static const struct ata_port_operations piix_sata_ops = {
 360         .tf_load                = ata_tf_load,
 361         .tf_read                = ata_tf_read,
 362         .check_status           = ata_check_status,
 363         .exec_command           = ata_exec_command,
 364         .dev_select             = ata_std_dev_select,
 365
 366         .bmdma_setup            = ata_bmdma_setup,
 367         .bmdma_start            = ata_bmdma_start,
 368         .bmdma_stop             = ata_bmdma_stop,
 369         .bmdma_status           = ata_bmdma_status,
 370         .qc_prep                = ata_qc_prep,
 371         .qc_issue               = ata_qc_issue_prot,
 372         .data_xfer              = ata_data_xfer,
 373
 374         .mode_filter            = ata_pci_default_filter,
 375         .freeze                 = ata_bmdma_freeze,
 376         .thaw                   = ata_bmdma_thaw,
 377         .error_handler          = ata_bmdma_error_handler,
 378         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 379
 380         .irq_clear              = ata_bmdma_irq_clear,
 381         .irq_on                 = ata_irq_on,
 382
 383         .port_start             = ata_sff_port_start,
 384 };
 385
 386 static const struct ata_port_operations piix_vmw_ops = {
 387         .set_piomode            = piix_set_piomode,
 388         .set_dmamode            = piix_set_dmamode,
 389         .mode_filter            = ata_pci_default_filter,
 390
 391         .tf_load                = ata_tf_load,
 392         .tf_read                = ata_tf_read,
 393         .check_status           = ata_check_status,
 394         .exec_command           = ata_exec_command,
 395         .dev_select             = ata_std_dev_select,
 396
 397         .bmdma_setup            = ata_bmdma_setup,
 398         .bmdma_start            = ata_bmdma_start,
 399         .bmdma_stop             = ata_bmdma_stop,
 400         .bmdma_status           = piix_vmw_bmdma_status,
 401         .qc_prep                = ata_qc_prep,
 402         .qc_issue               = ata_qc_issue_prot,
 403         .data_xfer              = ata_data_xfer,
 404
 405         .freeze                 = ata_bmdma_freeze,
 406         .thaw                   = ata_bmdma_thaw,
 407         .error_handler          = piix_pata_error_handler,
 408         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 409         .cable_detect           = ata_cable_40wire,
 410
 411         .irq_handler            = ata_interrupt,
 412         .irq_clear              = ata_bmdma_irq_clear,
 413         .irq_on                 = ata_irq_on,
 414
 415         .port_start             = ata_sff_port_start,
 416 };
 417
 418 static const struct ata_port_operations piix_sidpr_sata_ops = {
 419         .tf_load                = ata_tf_load,
 420         .tf_read                = ata_tf_read,
 421         .check_status           = ata_check_status,
 422         .exec_command           = ata_exec_command,
 423         .dev_select             = ata_std_dev_select,
 424
 425         .bmdma_setup            = ata_bmdma_setup,
 426         .bmdma_start            = ata_bmdma_start,
 427         .bmdma_stop             = ata_bmdma_stop,
 428         .bmdma_status           = ata_bmdma_status,
 429         .qc_prep                = ata_qc_prep,
 430         .qc_issue               = ata_qc_issue_prot,
 431         .data_xfer              = ata_data_xfer,
 432
 433         .scr_read               = piix_sidpr_scr_read,
 434         .scr_write              = piix_sidpr_scr_write,
 435
 436         .mode_filter            = ata_pci_default_filter,
 437         .freeze                 = ata_bmdma_freeze,
 438         .thaw                   = ata_bmdma_thaw,
 439         .error_handler          = piix_sidpr_error_handler,
 440         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 441
 442         .irq_clear              = ata_bmdma_irq_clear,
 443         .irq_on                 = ata_irq_on,
 444
 445         .port_start             = ata_sff_port_start,
 446 };
 447
 448 static const struct piix_map_db ich5_map_db = {
 449         .mask = 0x7,
 450         .port_enable = 0x3,
 451         .map = {
 452                 /* PM   PS   SM   SS       MAP  */
 453                 {  P0,  NA,  P1,  NA }, /* 000b */
 454                 {  P1,  NA,  P0,  NA }, /* 001b */
 455                 {  RV,  RV,  RV,  RV },
 456                 {  RV,  RV,  RV,  RV },
 457                 {  P0,  P1, IDE, IDE }, /* 100b */
 458                 {  P1,  P0, IDE, IDE }, /* 101b */
 459                 { IDE, IDE,  P0,  P1 }, /* 110b */
 460                 { IDE, IDE,  P1,  P0 }, /* 111b */
 461         },
 462 };
 463
 464 static const struct piix_map_db ich6_map_db = {
 465         .mask = 0x3,
 466         .port_enable = 0xf,
 467         .map = {
 468                 /* PM   PS   SM   SS       MAP */
 469                 {  P0,  P2,  P1,  P3 }, /* 00b */
 470                 { IDE, IDE,  P1,  P3 }, /* 01b */
 471                 {  P0,  P2, IDE, IDE }, /* 10b */
 472                 {  RV,  RV,  RV,  RV },
 473         },
 474 };
 475
 476 static const struct piix_map_db ich6m_map_db = {
 477         .mask = 0x3,
 478         .port_enable = 0x5,
 479
 480         /* Map 01b isn't specified in the doc but some notebooks use
 481          * it anyway.  MAP 01b have been spotted on both ICH6M and
 482          * ICH7M.
 483          */
 484         .map = {
 485                 /* PM   PS   SM   SS       MAP */
 486                 {  P0,  P2,  NA,  NA }, /* 00b */
 487                 { IDE, IDE,  P1,  P3 }, /* 01b */
 488                 {  P0,  P2, IDE, IDE }, /* 10b */
 489                 {  RV,  RV,  RV,  RV },
 490         },
 491 };
 492
 493 static const struct piix_map_db ich8_map_db = {
 494         .mask = 0x3,
 495         .port_enable = 0xf,
 496         .map = {
 497                 /* PM   PS   SM   SS       MAP */
 498                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
 499                 {  RV,  RV,  RV,  RV },
 500                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
 501                 {  RV,  RV,  RV,  RV },
 502         },
 503 };
 504
 505 static const struct piix_map_db ich8_2port_map_db = {
 506         .mask = 0x3,
 507         .port_enable = 0x3,
 508         .map = {
 509                 /* PM   PS   SM   SS       MAP */
 510                 {  P0,  NA,  P1,  NA }, /* 00b */
 511                 {  RV,  RV,  RV,  RV }, /* 01b */
 512                 {  RV,  RV,  RV,  RV }, /* 10b */
 513                 {  RV,  RV,  RV,  RV },
 514         },
 515 };
 516
 517 static const struct piix_map_db ich8m_apple_map_db = {
 518         .mask = 0x3,
 519         .port_enable = 0x1,
 520         .map = {
 521                 /* PM   PS   SM   SS       MAP */
 522                 {  P0,  NA,  NA,  NA }, /* 00b */
 523                 {  RV,  RV,  RV,  RV },
 524                 {  P0,  P2, IDE, IDE }, /* 10b */
 525                 {  RV,  RV,  RV,  RV },
 526         },
 527 };
 528
 529 static const struct piix_map_db tolapai_map_db = {
 530         .mask = 0x3,
 531         .port_enable = 0x3,
 532         .map = {
 533                 /* PM   PS   SM   SS       MAP */
 534                 {  P0,  NA,  P1,  NA }, /* 00b */
 535                 {  RV,  RV,  RV,  RV }, /* 01b */
 536                 {  RV,  RV,  RV,  RV }, /* 10b */
 537                 {  RV,  RV,  RV,  RV },
 538         },
 539 };
 540
 541 static const struct piix_map_db *piix_map_db_table[] = {
 542         [ich5_sata]             = &ich5_map_db,
 543         [ich6_sata]             = &ich6_map_db,
 544         [ich6_sata_ahci]        = &ich6_map_db,
 545         [ich6m_sata_ahci]       = &ich6m_map_db,
 546         [ich8_sata_ahci]        = &ich8_map_db,
 547         [ich8_2port_sata]       = &ich8_2port_map_db,
 548         [ich8m_apple_sata_ahci] = &ich8m_apple_map_db,
 549         [tolapai_sata_ahci]     = &tolapai_map_db,
 550 };
 551
 552 static struct ata_port_info piix_port_info[] = {
 553         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
 554         {
 555                 .flags          = PIIX_PATA_FLAGS,
 556                 .pio_mask       = 0x1f, /* pio0-4 */
 557                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 558                 .port_ops       = &piix_pata_ops,
 559         },
 560
 561         [piix_pata_33] =        /* PIIX4 at 33MHz */
 562         {
 563                 .flags          = PIIX_PATA_FLAGS,
 564                 .pio_mask       = 0x1f, /* pio0-4 */
 565                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 566                 .udma_mask      = ATA_UDMA_MASK_40C,
 567                 .port_ops       = &piix_pata_ops,
 568         },
 569
 570         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
 571         {
 572                 .flags          = PIIX_PATA_FLAGS,
 573                 .pio_mask       = 0x1f, /* pio 0-4 */
 574                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
 575                 .udma_mask      = ATA_UDMA2, /* UDMA33 */
 576                 .port_ops       = &ich_pata_ops,
 577         },
 578
 579         [ich_pata_66] =         /* ICH controllers up to 66MHz */
 580         {
 581                 .flags          = PIIX_PATA_FLAGS,
 582                 .pio_mask       = 0x1f, /* pio 0-4 */
 583                 .mwdma_mask     = 0x06, /* MWDMA0 is broken on chip */
 584                 .udma_mask      = ATA_UDMA4,
 585                 .port_ops       = &ich_pata_ops,
 586         },
 587
 588         [ich_pata_100] =
 589         {
 590                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 591                 .pio_mask       = 0x1f, /* pio0-4 */
 592                 .mwdma_mask     = 0x06, /* mwdma1-2 */
 593                 .udma_mask      = ATA_UDMA5, /* udma0-5 */
 594                 .port_ops       = &ich_pata_ops,
 595         },
 596
 597         [ich5_sata] =
 598         {
 599                 .flags          = PIIX_SATA_FLAGS,
 600                 .pio_mask       = 0x1f, /* pio0-4 */
 601                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 602                 .udma_mask      = ATA_UDMA6,
 603                 .port_ops       = &piix_sata_ops,
 604         },
 605
 606         [ich6_sata] =
 607         {
 608                 .flags          = PIIX_SATA_FLAGS,
 609                 .pio_mask       = 0x1f, /* pio0-4 */
 610                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 611                 .udma_mask      = ATA_UDMA6,
 612                 .port_ops       = &piix_sata_ops,
 613         },
 614
 615         [ich6_sata_ahci] =
 616         {
 617                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 618                 .pio_mask       = 0x1f, /* pio0-4 */
 619                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 620                 .udma_mask      = ATA_UDMA6,
 621                 .port_ops       = &piix_sata_ops,
 622         },
 623
 624         [ich6m_sata_ahci] =
 625         {
 626                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 627                 .pio_mask       = 0x1f, /* pio0-4 */
 628                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 629                 .udma_mask      = ATA_UDMA6,
 630                 .port_ops       = &piix_sata_ops,
 631         },
 632
 633         [ich8_sata_ahci] =
 634         {
 635                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 636                                   PIIX_FLAG_SIDPR,
 637                 .pio_mask       = 0x1f, /* pio0-4 */
 638                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 639                 .udma_mask      = ATA_UDMA6,
 640                 .port_ops       = &piix_sata_ops,
 641         },
 642
 643         [ich8_2port_sata] =
 644         {
 645                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 646                                   PIIX_FLAG_SIDPR,
 647                 .pio_mask       = 0x1f, /* pio0-4 */
 648                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 649                 .udma_mask      = ATA_UDMA6,
 650                 .port_ops       = &piix_sata_ops,
 651         },
 652
 653         [tolapai_sata_ahci] =
 654         {
 655                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 656                 .pio_mask       = 0x1f, /* pio0-4 */
 657                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 658                 .udma_mask      = ATA_UDMA6,
 659                 .port_ops       = &piix_sata_ops,
 660         },
 661
 662         [ich8m_apple_sata_ahci] =
 663         {
 664                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 665                                   PIIX_FLAG_SIDPR,
 666                 .pio_mask       = 0x1f, /* pio0-4 */
 667                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 668                 .udma_mask      = ATA_UDMA6,
 669                 .port_ops       = &piix_sata_ops,
 670         },
 671
 672         [piix_pata_vmw] =
 673         {
 674                 .flags          = PIIX_PATA_FLAGS,
 675                 .pio_mask       = 0x1f, /* pio0-4 */
 676                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 677                 .udma_mask      = ATA_UDMA_MASK_40C,
 678                 .port_ops       = &piix_vmw_ops,
 679         },
 680
 681 };
 682
 683 static struct pci_bits piix_enable_bits[] = {
 684         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
 685         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
 686 };
 687
 688 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
 689 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
 690 MODULE_LICENSE("GPL");
 691 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 692 MODULE_VERSION(DRV_VERSION);
 693
 694 struct ich_laptop {
 695         u16 device;
 696         u16 subvendor;
 697         u16 subdevice;
 698 };
 699
 700 /*
 701  *      List of laptops that use short cables rather than 80 wire
 702  */
 703
 704 static const struct ich_laptop ich_laptop[] = {
 705         /* devid, subvendor, subdev */
 706         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 707         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
 708         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 709         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
 710         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
 711         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
 712         /* end marker */
 713         { 0, }
 714 };
 715
 716 /**
 717  *      ich_pata_cable_detect - Probe host controller cable detect info
 718  *      @ap: Port for which cable detect info is desired
 719  *
 720  *      Read 80c cable indicator from ATA PCI device's PCI config
 721  *      register.  This register is normally set by firmware (BIOS).
 722  *
 723  *      LOCKING:
 724  *      None (inherited from caller).
 725  */
 726
 727 static int ich_pata_cable_detect(struct ata_port *ap)
 728 {
 729         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 730         const struct ich_laptop *lap = &ich_laptop[0];
 731         u8 tmp, mask;
 732
 733         /* Check for specials - Acer Aspire 5602WLMi */
 734         while (lap->device) {
 735                 if (lap->device == pdev->device &&
 736                     lap->subvendor == pdev->subsystem_vendor &&
 737                     lap->subdevice == pdev->subsystem_device)
 738                         return ATA_CBL_PATA40_SHORT;
 739
 740                 lap++;
 741         }
 742
 743         /* check BIOS cable detect results */
 744         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
 745         pci_read_config_byte(pdev, PIIX_IOCFG, &tmp);
 746         if ((tmp & mask) == 0)
 747                 return ATA_CBL_PATA40;
 748         return ATA_CBL_PATA80;
 749 }
 750
 751 /**
 752  *      piix_pata_prereset - prereset for PATA host controller
 753  *      @link: Target link
 754  *      @deadline: deadline jiffies for the operation
 755  *
 756  *      LOCKING:
 757  *      None (inherited from caller).
 758  */
 759 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
 760 {
 761         struct ata_port *ap = link->ap;
 762         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 763
 764         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
 765                 return -ENOENT;
 766         return ata_std_prereset(link, deadline);
 767 }
 768
 769 static void piix_pata_error_handler(struct ata_port *ap)
 770 {
 771         ata_bmdma_drive_eh(ap, piix_pata_prereset, ata_std_softreset, NULL,
 772                            ata_std_postreset);
 773 }
 774
 775 /**
 776  *      piix_set_piomode - Initialize host controller PATA PIO timings
 777  *      @ap: Port whose timings we are configuring
 778  *      @adev: um
 779  *
 780  *      Set PIO mode for device, in host controller PCI config space.
 781  *
 782  *      LOCKING:
 783  *      None (inherited from caller).
 784  */
 785
 786 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
 787 {
 788         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
 789         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 790         unsigned int is_slave   = (adev->devno != 0);
 791         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
 792         unsigned int slave_port = 0x44;
 793         u16 master_data;
 794         u8 slave_data;
 795         u8 udma_enable;
 796         int control = 0;
 797
 798         /*
 799          *      See Intel Document 298600-004 for the timing programing rules
 800          *      for ICH controllers.
 801          */
 802
 803         static const     /* ISP  RTC */
 804         u8 timings[][2] = { { 0, 0 },
 805                             { 0, 0 },
 806                             { 1, 0 },
 807                             { 2, 1 },
 808                             { 2, 3 }, };
 809
 810         if (pio >= 2)
 811                 control |= 1;   /* TIME1 enable */
 812         if (ata_pio_need_iordy(adev))
 813                 control |= 2;   /* IE enable */
 814
 815         /* Intel specifies that the PPE functionality is for disk only */
 816         if (adev->class == ATA_DEV_ATA)
 817                 control |= 4;   /* PPE enable */
 818
 819         /* PIO configuration clears DTE unconditionally.  It will be
 820          * programmed in set_dmamode which is guaranteed to be called
 821          * after set_piomode if any DMA mode is available.
 822          */
 823         pci_read_config_word(dev, master_port, &master_data);
 824         if (is_slave) {
 825                 /* clear TIME1|IE1|PPE1|DTE1 */
 826                 master_data &= 0xff0f;
 827                 /* Enable SITRE (separate slave timing register) */
 828                 master_data |= 0x4000;
 829                 /* enable PPE1, IE1 and TIME1 as needed */
 830                 master_data |= (control << 4);
 831                 pci_read_config_byte(dev, slave_port, &slave_data);
 832                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
 833                 /* Load the timing nibble for this slave */
 834                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
 835                                                 << (ap->port_no ? 4 : 0);
 836         } else {
 837                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
 838                 master_data &= 0xccf0;
 839                 /* Enable PPE, IE and TIME as appropriate */
 840                 master_data |= control;
 841                 /* load ISP and RCT */
 842                 master_data |=
 843                         (timings[pio][0] << 12) |
 844                         (timings[pio][1] << 8);
 845         }
 846         pci_write_config_word(dev, master_port, master_data);
 847         if (is_slave)
 848                 pci_write_config_byte(dev, slave_port, slave_data);
 849
 850         /* Ensure the UDMA bit is off - it will be turned back on if
 851            UDMA is selected */
 852
 853         if (ap->udma_mask) {
 854                 pci_read_config_byte(dev, 0x48, &udma_enable);
 855                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
 856                 pci_write_config_byte(dev, 0x48, udma_enable);
 857         }
 858 }
 859
 860 /**
 861  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
 862  *      @ap: Port whose timings we are configuring
 863  *      @adev: Drive in question
 864  *      @udma: udma mode, 0 - 6
 865  *      @isich: set if the chip is an ICH device
 866  *
 867  *      Set UDMA mode for device, in host controller PCI config space.
 868  *
 869  *      LOCKING:
 870  *      None (inherited from caller).
 871  */
 872
 873 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
 874 {
 875         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 876         u8 master_port          = ap->port_no ? 0x42 : 0x40;
 877         u16 master_data;
 878         u8 speed                = adev->dma_mode;
 879         int devid               = adev->devno + 2 * ap->port_no;
 880         u8 udma_enable          = 0;
 881
 882         static const     /* ISP  RTC */
 883         u8 timings[][2] = { { 0, 0 },
 884                             { 0, 0 },
 885                             { 1, 0 },
 886                             { 2, 1 },
 887                             { 2, 3 }, };
 888
 889         pci_read_config_word(dev, master_port, &master_data);
 890         if (ap->udma_mask)
 891                 pci_read_config_byte(dev, 0x48, &udma_enable);
 892
 893         if (speed >= XFER_UDMA_0) {
 894                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
 895                 u16 udma_timing;
 896                 u16 ideconf;
 897                 int u_clock, u_speed;
 898
 899                 /*
 900                  * UDMA is handled by a combination of clock switching and
 901                  * selection of dividers
 902                  *
 903                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
 904                  *             except UDMA0 which is 00
 905                  */
 906                 u_speed = min(2 - (udma & 1), udma);
 907                 if (udma == 5)
 908                         u_clock = 0x1000;       /* 100Mhz */
 909                 else if (udma > 2)
 910                         u_clock = 1;            /* 66Mhz */
 911                 else
 912                         u_clock = 0;            /* 33Mhz */
 913
 914                 udma_enable |= (1 << devid);
 915
 916                 /* Load the CT/RP selection */
 917                 pci_read_config_word(dev, 0x4A, &udma_timing);
 918                 udma_timing &= ~(3 << (4 * devid));
 919                 udma_timing |= u_speed << (4 * devid);
 920                 pci_write_config_word(dev, 0x4A, udma_timing);
 921
 922                 if (isich) {
 923                         /* Select a 33/66/100Mhz clock */
 924                         pci_read_config_word(dev, 0x54, &ideconf);
 925                         ideconf &= ~(0x1001 << devid);
 926                         ideconf |= u_clock << devid;
 927                         /* For ICH or later we should set bit 10 for better
 928                            performance (WR_PingPong_En) */
 929                         pci_write_config_word(dev, 0x54, ideconf);
 930                 }
 931         } else {
 932                 /*
 933                  * MWDMA is driven by the PIO timings. We must also enable
 934                  * IORDY unconditionally along with TIME1. PPE has already
 935                  * been set when the PIO timing was set.
 936                  */
 937                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
 938                 unsigned int control;
 939                 u8 slave_data;
 940                 const unsigned int needed_pio[3] = {
 941                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
 942                 };
 943                 int pio = needed_pio[mwdma] - XFER_PIO_0;
 944
 945                 control = 3;    /* IORDY|TIME1 */
 946
 947                 /* If the drive MWDMA is faster than it can do PIO then
 948                    we must force PIO into PIO0 */
 949
 950                 if (adev->pio_mode < needed_pio[mwdma])
 951                         /* Enable DMA timing only */
 952                         control |= 8;   /* PIO cycles in PIO0 */
 953
 954                 if (adev->devno) {      /* Slave */
 955                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
 956                         master_data |= control << 4;
 957                         pci_read_config_byte(dev, 0x44, &slave_data);
 958                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
 959                         /* Load the matching timing */
 960                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
 961                         pci_write_config_byte(dev, 0x44, slave_data);
 962                 } else {        /* Master */
 963                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
 964                                                    and master timing bits */
 965                         master_data |= control;
 966                         master_data |=
 967                                 (timings[pio][0] << 12) |
 968                                 (timings[pio][1] << 8);
 969                 }
 970
 971                 if (ap->udma_mask) {
 972                         udma_enable &= ~(1 << devid);
 973                         pci_write_config_word(dev, master_port, master_data);
 974                 }
 975         }
 976         /* Don't scribble on 0x48 if the controller does not support UDMA */
 977         if (ap->udma_mask)
 978                 pci_write_config_byte(dev, 0x48, udma_enable);
 979 }
 980
 981 /**
 982  *      piix_set_dmamode - Initialize host controller PATA DMA timings
 983  *      @ap: Port whose timings we are configuring
 984  *      @adev: um
 985  *
 986  *      Set MW/UDMA mode for device, in host controller PCI config space.
 987  *
 988  *      LOCKING:
 989  *      None (inherited from caller).
 990  */
 991
 992 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 993 {
 994         do_pata_set_dmamode(ap, adev, 0);
 995 }
 996
 997 /**
 998  *      ich_set_dmamode - Initialize host controller PATA DMA timings
 999  *      @ap: Port whose timings we are configuring
1000  *      @adev: um
1001  *
1002  *      Set MW/UDMA mode for device, in host controller PCI config space.
1003  *
1004  *      LOCKING:
1005  *      None (inherited from caller).
1006  */
1007
1008 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
1009 {
1010         do_pata_set_dmamode(ap, adev, 1);
1011 }
1012
1013 /*
1014  * Serial ATA Index/Data Pair Superset Registers access
1015  *
1016  * Beginning from ICH8, there's a sane way to access SCRs using index
1017  * and data register pair located at BAR5.  This creates an
1018  * interesting problem of mapping two SCRs to one port.
1019  *
1020  * Although they have separate SCRs, the master and slave aren't
1021  * independent enough to be treated as separate links - e.g. softreset
1022  * resets both.  Also, there's no protocol defined for hard resetting
1023  * singled device sharing the virtual port (no defined way to acquire
1024  * device signature).  This is worked around by merging the SCR values
1025  * into one sensible value and requesting follow-up SRST after
1026  * hardreset.
1027  *
1028  * SCR merging is perfomed in nibbles which is the unit contents in
1029  * SCRs are organized.  If two values are equal, the value is used.
1030  * When they differ, merge table which lists precedence of possible
1031  * values is consulted and the first match or the last entry when
1032  * nothing matches is used.  When there's no merge table for the
1033  * specific nibble, value from the first port is used.
1034  */
1035 static const int piix_sidx_map[] = {
1036         [SCR_STATUS]    = 0,
1037         [SCR_ERROR]     = 2,
1038         [SCR_CONTROL]   = 1,
1039 };
1040
1041 static void piix_sidpr_sel(struct ata_device *dev, unsigned int reg)
1042 {
1043         struct ata_port *ap = dev->link->ap;
1044         struct piix_host_priv *hpriv = ap->host->private_data;
1045
1046         iowrite32(((ap->port_no * 2 + dev->devno) << 8) | piix_sidx_map[reg],
1047                   hpriv->sidpr + PIIX_SIDPR_IDX);
1048 }
1049
1050 static int piix_sidpr_read(struct ata_device *dev, unsigned int reg)
1051 {
1052         struct piix_host_priv *hpriv = dev->link->ap->host->private_data;
1053
1054         piix_sidpr_sel(dev, reg);
1055         return ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
1056 }
1057
1058 static void piix_sidpr_write(struct ata_device *dev, unsigned int reg, u32 val)
1059 {
1060         struct piix_host_priv *hpriv = dev->link->ap->host->private_data;
1061
1062         piix_sidpr_sel(dev, reg);
1063         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
1064 }
1065
1066 static u32 piix_merge_scr(u32 val0, u32 val1, const int * const *merge_tbl)
1067 {
1068         u32 val = 0;
1069         int i, mi;
1070
1071         for (i = 0, mi = 0; i < 32 / 4; i++) {
1072                 u8 c0 = (val0 >> (i * 4)) & 0xf;
1073                 u8 c1 = (val1 >> (i * 4)) & 0xf;
1074                 u8 merged = c0;
1075                 const int *cur;
1076
1077                 /* if no merge preference, assume the first value */
1078                 cur = merge_tbl[mi];
1079                 if (!cur)
1080                         goto done;
1081                 mi++;
1082
1083                 /* if two values equal, use it */
1084                 if (c0 == c1)
1085                         goto done;
1086
1087                 /* choose the first match or the last from the merge table */
1088                 while (*cur != -1) {
1089                         if (c0 == *cur || c1 == *cur)
1090                                 break;
1091                         cur++;
1092                 }
1093                 if (*cur == -1)
1094                         cur--;
1095                 merged = *cur;
1096         done:
1097                 val |= merged << (i * 4);
1098         }
1099
1100         return val;
1101 }
1102
1103 static int piix_sidpr_scr_read(struct ata_port *ap, unsigned int reg, u32 *val)
1104 {
1105         const int * const sstatus_merge_tbl[] = {
1106                 /* DET */ (const int []){ 1, 3, 0, 4, 3, -1 },
1107                 /* SPD */ (const int []){ 2, 1, 0, -1 },
1108                 /* IPM */ (const int []){ 6, 2, 1, 0, -1 },
1109                 NULL,
1110         };
1111         const int * const scontrol_merge_tbl[] = {
1112                 /* DET */ (const int []){ 1, 0, 4, 0, -1 },
1113                 /* SPD */ (const int []){ 0, 2, 1, 0, -1 },
1114                 /* IPM */ (const int []){ 0, 1, 2, 3, 0, -1 },
1115                 NULL,
1116         };
1117         u32 v0, v1;
1118
1119         if (reg >= ARRAY_SIZE(piix_sidx_map))
1120                 return -EINVAL;
1121
1122         if (!(ap->flags & ATA_FLAG_SLAVE_POSS)) {
1123                 *val = piix_sidpr_read(&ap->link.device[0], reg);
1124                 return 0;
1125         }
1126
1127         v0 = piix_sidpr_read(&ap->link.device[0], reg);
1128         v1 = piix_sidpr_read(&ap->link.device[1], reg);
1129
1130         switch (reg) {
1131         case SCR_STATUS:
1132                 *val = piix_merge_scr(v0, v1, sstatus_merge_tbl);
1133                 break;
1134         case SCR_ERROR:
1135                 *val = v0 | v1;
1136                 break;
1137         case SCR_CONTROL:
1138                 *val = piix_merge_scr(v0, v1, scontrol_merge_tbl);
1139                 break;
1140         }
1141
1142         return 0;
1143 }
1144
1145 static int piix_sidpr_scr_write(struct ata_port *ap, unsigned int reg, u32 val)
1146 {
1147         if (reg >= ARRAY_SIZE(piix_sidx_map))
1148                 return -EINVAL;
1149
1150         piix_sidpr_write(&ap->link.device[0], reg, val);
1151
1152         if (ap->flags & ATA_FLAG_SLAVE_POSS)
1153                 piix_sidpr_write(&ap->link.device[1], reg, val);
1154
1155         return 0;
1156 }
1157
1158 static int piix_sidpr_hardreset(struct ata_link *link, unsigned int *class,
1159                                 unsigned long deadline)
1160 {
1161         const unsigned long *timing = sata_ehc_deb_timing(&link->eh_context);
1162         int rc;
1163
1164         /* do hardreset */
1165         rc = sata_link_hardreset(link, timing, deadline);
1166         if (rc) {
1167                 ata_link_printk(link, KERN_ERR,
1168                                 "COMRESET failed (errno=%d)\n", rc);
1169                 return rc;
1170         }
1171
1172         /* TODO: phy layer with polling, timeouts, etc. */
1173         if (ata_link_offline(link)) {
1174                 *class = ATA_DEV_NONE;
1175                 return 0;
1176         }
1177
1178         return -EAGAIN;
1179 }
1180
1181 static void piix_sidpr_error_handler(struct ata_port *ap)
1182 {
1183         ata_bmdma_drive_eh(ap, ata_std_prereset, ata_std_softreset,
1184                            piix_sidpr_hardreset, ata_std_postreset);
1185 }
1186
1187 #ifdef CONFIG_PM
1188 static int piix_broken_suspend(void)
1189 {
1190         static const struct dmi_system_id sysids[] = {
1191                 {
1192                         .ident = "TECRA M3",
1193                         .matches = {
1194                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1195                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
1196                         },
1197                 },
1198                 {
1199                         .ident = "TECRA M3",
1200                         .matches = {
1201                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1202                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
1203                         },
1204                 },
1205                 {
1206                         .ident = "TECRA M4",
1207                         .matches = {
1208                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1209                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
1210                         },
1211                 },
1212                 {
1213                         .ident = "TECRA M5",
1214                         .matches = {
1215                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1216                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1217                         },
1218                 },
1219                 {
1220                         .ident = "TECRA M6",
1221                         .matches = {
1222                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1223                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1224                         },
1225                 },
1226                 {
1227                         .ident = "TECRA M7",
1228                         .matches = {
1229                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1230                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1231                         },
1232                 },
1233                 {
1234                         .ident = "TECRA A8",
1235                         .matches = {
1236                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1237                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1238                         },
1239                 },
1240                 {
1241                         .ident = "Satellite R20",
1242                         .matches = {
1243                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1244                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1245                         },
1246                 },
1247                 {
1248                         .ident = "Satellite R25",
1249                         .matches = {
1250                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1251                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1252                         },
1253                 },
1254                 {
1255                         .ident = "Satellite U200",
1256                         .matches = {
1257                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1258                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1259                         },
1260                 },
1261                 {
1262                         .ident = "Satellite U200",
1263                         .matches = {
1264                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1265                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1266                         },
1267                 },
1268                 {
1269                         .ident = "Satellite Pro U200",
1270                         .matches = {
1271                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1272                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1273                         },
1274                 },
1275                 {
1276                         .ident = "Satellite U205",
1277                         .matches = {
1278                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1279                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1280                         },
1281                 },
1282                 {
1283                         .ident = "SATELLITE U205",
1284                         .matches = {
1285                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1286                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1287                         },
1288                 },
1289                 {
1290                         .ident = "Portege M500",
1291                         .matches = {
1292                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1293                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1294                         },
1295                 },
1296
1297                 { }     /* terminate list */
1298         };
1299         static const char *oemstrs[] = {
1300                 "Tecra M3,",
1301         };
1302         int i;
1303
1304         if (dmi_check_system(sysids))
1305                 return 1;
1306
1307         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1308                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1309                         return 1;
1310
1311         return 0;
1312 }
1313
1314 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1315 {
1316         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1317         unsigned long flags;
1318         int rc = 0;
1319
1320         rc = ata_host_suspend(host, mesg);
1321         if (rc)
1322                 return rc;
1323
1324         /* Some braindamaged ACPI suspend implementations expect the
1325          * controller to be awake on entry; otherwise, it burns cpu
1326          * cycles and power trying to do something to the sleeping
1327          * beauty.
1328          */
1329         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1330                 pci_save_state(pdev);
1331
1332                 /* mark its power state as "unknown", since we don't
1333                  * know if e.g. the BIOS will change its device state
1334                  * when we suspend.
1335                  */
1336                 if (pdev->current_state == PCI_D0)
1337                         pdev->current_state = PCI_UNKNOWN;
1338
1339                 /* tell resume that it's waking up from broken suspend */
1340                 spin_lock_irqsave(&host->lock, flags);
1341                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1342                 spin_unlock_irqrestore(&host->lock, flags);
1343         } else
1344                 ata_pci_device_do_suspend(pdev, mesg);
1345
1346         return 0;
1347 }
1348
1349 static int piix_pci_device_resume(struct pci_dev *pdev)
1350 {
1351         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1352         unsigned long flags;
1353         int rc;
1354
1355         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1356                 spin_lock_irqsave(&host->lock, flags);
1357                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1358                 spin_unlock_irqrestore(&host->lock, flags);
1359
1360                 pci_set_power_state(pdev, PCI_D0);
1361                 pci_restore_state(pdev);
1362
1363                 /* PCI device wasn't disabled during suspend.  Use
1364                  * pci_reenable_device() to avoid affecting the enable
1365                  * count.
1366                  */
1367                 rc = pci_reenable_device(pdev);
1368                 if (rc)
1369                         dev_printk(KERN_ERR, &pdev->dev, "failed to enable "
1370                                    "device after resume (%d)\n", rc);
1371         } else
1372                 rc = ata_pci_device_do_resume(pdev);
1373
1374         if (rc == 0)
1375                 ata_host_resume(host);
1376
1377         return rc;
1378 }
1379 #endif
1380
1381 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1382 {
1383         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1384 }
1385
1386 #define AHCI_PCI_BAR 5
1387 #define AHCI_GLOBAL_CTL 0x04
1388 #define AHCI_ENABLE (1 << 31)
1389 static int piix_disable_ahci(struct pci_dev *pdev)
1390 {
1391         void __iomem *mmio;
1392         u32 tmp;
1393         int rc = 0;
1394
1395         /* BUG: pci_enable_device has not yet been called.  This
1396          * works because this device is usually set up by BIOS.
1397          */
1398
1399         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1400             !pci_resource_len(pdev, AHCI_PCI_BAR))
1401                 return 0;
1402
1403         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1404         if (!mmio)
1405                 return -ENOMEM;
1406
1407         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1408         if (tmp & AHCI_ENABLE) {
1409                 tmp &= ~AHCI_ENABLE;
1410                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1411
1412                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1413                 if (tmp & AHCI_ENABLE)
1414                         rc = -EIO;
1415         }
1416
1417         pci_iounmap(pdev, mmio);
1418         return rc;
1419 }
1420
1421 /**
1422  *      piix_check_450nx_errata -       Check for problem 450NX setup
1423  *      @ata_dev: the PCI device to check
1424  *
1425  *      Check for the present of 450NX errata #19 and errata #25. If
1426  *      they are found return an error code so we can turn off DMA
1427  */
1428
1429 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1430 {
1431         struct pci_dev *pdev = NULL;
1432         u16 cfg;
1433         int no_piix_dma = 0;
1434
1435         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1436                 /* Look for 450NX PXB. Check for problem configurations
1437                    A PCI quirk checks bit 6 already */
1438                 pci_read_config_word(pdev, 0x41, &cfg);
1439                 /* Only on the original revision: IDE DMA can hang */
1440                 if (pdev->revision == 0x00)
1441                         no_piix_dma = 1;
1442                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1443                 else if (cfg & (1<<14) && pdev->revision < 5)
1444                         no_piix_dma = 2;
1445         }
1446         if (no_piix_dma)
1447                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
1448         if (no_piix_dma == 2)
1449                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
1450         return no_piix_dma;
1451 }
1452
1453 static void __devinit piix_init_pcs(struct ata_host *host,
1454                                     const struct piix_map_db *map_db)
1455 {
1456         struct pci_dev *pdev = to_pci_dev(host->dev);
1457         u16 pcs, new_pcs;
1458
1459         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1460
1461         new_pcs = pcs | map_db->port_enable;
1462
1463         if (new_pcs != pcs) {
1464                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1465                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1466                 msleep(150);
1467         }
1468 }
1469
1470 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1471                                                struct ata_port_info *pinfo,
1472                                                const struct piix_map_db *map_db)
1473 {
1474         const int *map;
1475         int i, invalid_map = 0;
1476         u8 map_value;
1477
1478         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1479
1480         map = map_db->map[map_value & map_db->mask];
1481
1482         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1483         for (i = 0; i < 4; i++) {
1484                 switch (map[i]) {
1485                 case RV:
1486                         invalid_map = 1;
1487                         printk(" XX");
1488                         break;
1489
1490                 case NA:
1491                         printk(" --");
1492                         break;
1493
1494                 case IDE:
1495                         WARN_ON((i & 1) || map[i + 1] != IDE);
1496                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1497                         i++;
1498                         printk(" IDE IDE");
1499                         break;
1500
1501                 default:
1502                         printk(" P%d", map[i]);
1503                         if (i & 1)
1504                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1505                         break;
1506                 }
1507         }
1508         printk(" ]\n");
1509
1510         if (invalid_map)
1511                 dev_printk(KERN_ERR, &pdev->dev,
1512                            "invalid MAP value %u\n", map_value);
1513
1514         return map;
1515 }
1516
1517 static void __devinit piix_init_sidpr(struct ata_host *host)
1518 {
1519         struct pci_dev *pdev = to_pci_dev(host->dev);
1520         struct piix_host_priv *hpriv = host->private_data;
1521         int i;
1522
1523         /* check for availability */
1524         for (i = 0; i < 4; i++)
1525                 if (hpriv->map[i] == IDE)
1526                         return;
1527
1528         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1529                 return;
1530
1531         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1532             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1533                 return;
1534
1535         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1536                 return;
1537
1538         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1539         host->ports[0]->ops = &piix_sidpr_sata_ops;
1540         host->ports[1]->ops = &piix_sidpr_sata_ops;
1541 }
1542
1543 static void piix_iocfg_bit18_quirk(struct pci_dev *pdev)
1544 {
1545         static const struct dmi_system_id sysids[] = {
1546                 {
1547                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1548                          * isn't used to boot the system which
1549                          * disables the channel.
1550                          */
1551                         .ident = "M570U",
1552                         .matches = {
1553                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1554                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1555                         },
1556                 },
1557
1558                 { }     /* terminate list */
1559         };
1560         u32 iocfg;
1561
1562         if (!dmi_check_system(sysids))
1563                 return;
1564
1565         /* The datasheet says that bit 18 is NOOP but certain systems
1566          * seem to use it to disable a channel.  Clear the bit on the
1567          * affected systems.
1568          */
1569         pci_read_config_dword(pdev, PIIX_IOCFG, &iocfg);
1570         if (iocfg & (1 << 18)) {
1571                 dev_printk(KERN_INFO, &pdev->dev,
1572                            "applying IOCFG bit18 quirk\n");
1573                 iocfg &= ~(1 << 18);
1574                 pci_write_config_dword(pdev, PIIX_IOCFG, iocfg);
1575         }
1576 }
1577
1578 /**
1579  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1580  *      @pdev: PCI device to register
1581  *      @ent: Entry in piix_pci_tbl matching with @pdev
1582  *
1583  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1584  *      and then hand over control to libata, for it to do the rest.
1585  *
1586  *      LOCKING:
1587  *      Inherited from PCI layer (may sleep).
1588  *
1589  *      RETURNS:
1590  *      Zero on success, or -ERRNO value.
1591  */
1592
1593 static int __devinit piix_init_one(struct pci_dev *pdev,
1594                                    const struct pci_device_id *ent)
1595 {
1596         static int printed_version;
1597         struct device *dev = &pdev->dev;
1598         struct ata_port_info port_info[2];
1599         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1600         unsigned long port_flags;
1601         struct ata_host *host;
1602         struct piix_host_priv *hpriv;
1603         int rc;
1604
1605         if (!printed_version++)
1606                 dev_printk(KERN_DEBUG, &pdev->dev,
1607                            "version " DRV_VERSION "\n");
1608
1609         /* no hotplugging support (FIXME) */
1610         if (!in_module_init)
1611                 return -ENODEV;
1612
1613         port_info[0] = piix_port_info[ent->driver_data];
1614         port_info[1] = piix_port_info[ent->driver_data];
1615
1616         port_flags = port_info[0].flags;
1617
1618         /* enable device and prepare host */
1619         rc = pcim_enable_device(pdev);
1620         if (rc)
1621                 return rc;
1622
1623         /* SATA map init can change port_info, do it before prepping host */
1624         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1625         if (!hpriv)
1626                 return -ENOMEM;
1627
1628         if (port_flags & ATA_FLAG_SATA)
1629                 hpriv->map = piix_init_sata_map(pdev, port_info,
1630                                         piix_map_db_table[ent->driver_data]);
1631
1632         rc = ata_pci_prepare_sff_host(pdev, ppi, &host);
1633         if (rc)
1634                 return rc;
1635         host->private_data = hpriv;
1636
1637         /* initialize controller */
1638         if (port_flags & PIIX_FLAG_AHCI) {
1639                 u8 tmp;
1640                 pci_read_config_byte(pdev, PIIX_SCC, &tmp);
1641                 if (tmp == PIIX_AHCI_DEVICE) {
1642                         rc = piix_disable_ahci(pdev);
1643                         if (rc)
1644                                 return rc;
1645                 }
1646         }
1647
1648         if (port_flags & ATA_FLAG_SATA) {
1649                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1650                 piix_init_sidpr(host);
1651         }
1652
1653         /* apply IOCFG bit18 quirk */
1654         piix_iocfg_bit18_quirk(pdev);
1655
1656         /* On ICH5, some BIOSen disable the interrupt using the
1657          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1658          * On ICH6, this bit has the same effect, but only when
1659          * MSI is disabled (and it is disabled, as we don't use
1660          * message-signalled interrupts currently).
1661          */
1662         if (port_flags & PIIX_FLAG_CHECKINTR)
1663                 pci_intx(pdev, 1);
1664
1665         if (piix_check_450nx_errata(pdev)) {
1666                 /* This writes into the master table but it does not
1667                    really matter for this errata as we will apply it to
1668                    all the PIIX devices on the board */
1669                 host->ports[0]->mwdma_mask = 0;
1670                 host->ports[0]->udma_mask = 0;
1671                 host->ports[1]->mwdma_mask = 0;
1672                 host->ports[1]->udma_mask = 0;
1673         }
1674
1675         pci_set_master(pdev);
1676         return ata_pci_activate_sff_host(host, ata_interrupt, &piix_sht);
1677 }
1678
1679 static int __init piix_init(void)
1680 {
1681         int rc;
1682
1683         DPRINTK("pci_register_driver\n");
1684         rc = pci_register_driver(&piix_pci_driver);
1685         if (rc)
1686                 return rc;
1687
1688         in_module_init = 0;
1689
1690         DPRINTK("done\n");
1691         return 0;
1692 }
1693
1694 static void __exit piix_exit(void)
1695 {
1696         pci_unregister_driver(&piix_pci_driver);
1697 }
1698
1699 module_init(piix_init);
1700 module_exit(piix_exit);