err.no Git - linux-2.6/blob - drivers/ata/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/dma-mapping.h>
  43 #include <linux/device.h>
  44 #include <linux/dmi.h>
  45 #include <scsi/scsi_host.h>
  46 #include <scsi/scsi_cmnd.h>
  47 #include <linux/libata.h>
  48
  49 #define DRV_NAME        "ahci"
  50 #define DRV_VERSION     "3.0"
  51
  52 static int ahci_skip_host_reset;
  53 module_param_named(skip_host_reset, ahci_skip_host_reset, int, 0444);
  54 MODULE_PARM_DESC(skip_host_reset, "skip global host reset (0=don't skip, 1=skip)");
  55
  56 static int ahci_enable_alpm(struct ata_port *ap,
  57                 enum link_pm policy);
  58 static void ahci_disable_alpm(struct ata_port *ap);
  59
  60 enum {
  61         AHCI_PCI_BAR            = 5,
  62         AHCI_MAX_PORTS          = 32,
  63         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  64         AHCI_DMA_BOUNDARY       = 0xffffffff,
  65         AHCI_USE_CLUSTERING     = 1,
  66         AHCI_MAX_CMDS           = 32,
  67         AHCI_CMD_SZ             = 32,
  68         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
  69         AHCI_RX_FIS_SZ          = 256,
  70         AHCI_CMD_TBL_CDB        = 0x40,
  71         AHCI_CMD_TBL_HDR_SZ     = 0x80,
  72         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
  73         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
  74         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
  75                                   AHCI_RX_FIS_SZ,
  76         AHCI_IRQ_ON_SG          = (1 << 31),
  77         AHCI_CMD_ATAPI          = (1 << 5),
  78         AHCI_CMD_WRITE          = (1 << 6),
  79         AHCI_CMD_PREFETCH       = (1 << 7),
  80         AHCI_CMD_RESET          = (1 << 8),
  81         AHCI_CMD_CLR_BUSY       = (1 << 10),
  82
  83         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  84         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
  85         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
  86
  87         board_ahci              = 0,
  88         board_ahci_vt8251       = 1,
  89         board_ahci_ign_iferr    = 2,
  90         board_ahci_sb600        = 3,
  91         board_ahci_mv           = 4,
  92         board_ahci_sb700        = 5,
  93
  94         /* global controller registers */
  95         HOST_CAP                = 0x00, /* host capabilities */
  96         HOST_CTL                = 0x04, /* global host control */
  97         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  98         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  99         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
 100
 101         /* HOST_CTL bits */
 102         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
 103         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
 104         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
 105
 106         /* HOST_CAP bits */
 107         HOST_CAP_SSC            = (1 << 14), /* Slumber capable */
 108         HOST_CAP_PMP            = (1 << 17), /* Port Multiplier support */
 109         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
 110         HOST_CAP_ALPM           = (1 << 26), /* Aggressive Link PM support */
 111         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
 112         HOST_CAP_SNTF           = (1 << 29), /* SNotification register */
 113         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
 114         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
 115
 116         /* registers for each SATA port */
 117         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
 118         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
 119         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
 120         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
 121         PORT_IRQ_STAT           = 0x10, /* interrupt status */
 122         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 123         PORT_CMD                = 0x18, /* port command */
 124         PORT_TFDATA             = 0x20, /* taskfile data */
 125         PORT_SIG                = 0x24, /* device TF signature */
 126         PORT_CMD_ISSUE          = 0x38, /* command issue */
 127         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 128         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 129         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 130         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 131         PORT_SCR_NTF            = 0x3c, /* SATA phy register: SNotification */
 132
 133         /* PORT_IRQ_{STAT,MASK} bits */
 134         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 135         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 136         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 137         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 138         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 139         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 140         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 141         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 142
 143         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 144         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 145         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 146         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 147         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 148         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 149         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 150         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 151         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 152
 153         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
 154                                   PORT_IRQ_IF_ERR |
 155                                   PORT_IRQ_CONNECT |
 156                                   PORT_IRQ_PHYRDY |
 157                                   PORT_IRQ_UNK_FIS |
 158                                   PORT_IRQ_BAD_PMP,
 159         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
 160                                   PORT_IRQ_TF_ERR |
 161                                   PORT_IRQ_HBUS_DATA_ERR,
 162         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
 163                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
 164                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
 165
 166         /* PORT_CMD bits */
 167         PORT_CMD_ASP            = (1 << 27), /* Aggressive Slumber/Partial */
 168         PORT_CMD_ALPE           = (1 << 26), /* Aggressive Link PM enable */
 169         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 170         PORT_CMD_PMP            = (1 << 17), /* PMP attached */
 171         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 172         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 173         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 174         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 175         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 176         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 177         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 178
 179         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
 180         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 181         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 182         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 183
 184         /* hpriv->flags bits */
 185         AHCI_HFLAG_NO_NCQ               = (1 << 0),
 186         AHCI_HFLAG_IGN_IRQ_IF_ERR       = (1 << 1), /* ignore IRQ_IF_ERR */
 187         AHCI_HFLAG_IGN_SERR_INTERNAL    = (1 << 2), /* ignore SERR_INTERNAL */
 188         AHCI_HFLAG_32BIT_ONLY           = (1 << 3), /* force 32bit */
 189         AHCI_HFLAG_MV_PATA              = (1 << 4), /* PATA port */
 190         AHCI_HFLAG_NO_MSI               = (1 << 5), /* no PCI MSI */
 191         AHCI_HFLAG_NO_PMP               = (1 << 6), /* no PMP */
 192         AHCI_HFLAG_NO_HOTPLUG           = (1 << 7), /* ignore PxSERR.DIAG.N */
 193         AHCI_HFLAG_SECT255              = (1 << 8), /* max 255 sectors */
 194
 195         /* ap->flags bits */
 196
 197         AHCI_FLAG_COMMON                = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 198                                           ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 199                                           ATA_FLAG_ACPI_SATA | ATA_FLAG_AN |
 200                                           ATA_FLAG_IPM,
 201
 202         ICH_MAP                         = 0x90, /* ICH MAP register */
 203 };
 204
 205 struct ahci_cmd_hdr {
 206         __le32                  opts;
 207         __le32                  status;
 208         __le32                  tbl_addr;
 209         __le32                  tbl_addr_hi;
 210         __le32                  reserved[4];
 211 };
 212
 213 struct ahci_sg {
 214         __le32                  addr;
 215         __le32                  addr_hi;
 216         __le32                  reserved;
 217         __le32                  flags_size;
 218 };
 219
 220 struct ahci_host_priv {
 221         unsigned int            flags;          /* AHCI_HFLAG_* */
 222         u32                     cap;            /* cap to use */
 223         u32                     port_map;       /* port map to use */
 224         u32                     saved_cap;      /* saved initial cap */
 225         u32                     saved_port_map; /* saved initial port_map */
 226 };
 227
 228 struct ahci_port_priv {
 229         struct ata_link         *active_link;
 230         struct ahci_cmd_hdr     *cmd_slot;
 231         dma_addr_t              cmd_slot_dma;
 232         void                    *cmd_tbl;
 233         dma_addr_t              cmd_tbl_dma;
 234         void                    *rx_fis;
 235         dma_addr_t              rx_fis_dma;
 236         /* for NCQ spurious interrupt analysis */
 237         unsigned int            ncq_saw_d2h:1;
 238         unsigned int            ncq_saw_dmas:1;
 239         unsigned int            ncq_saw_sdb:1;
 240         u32                     intr_mask;      /* interrupts to enable */
 241 };
 242
 243 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val);
 244 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val);
 245 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
 246 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 247 static int ahci_port_start(struct ata_port *ap);
 248 static void ahci_port_stop(struct ata_port *ap);
 249 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 250 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 251 static u8 ahci_check_status(struct ata_port *ap);
 252 static void ahci_freeze(struct ata_port *ap);
 253 static void ahci_thaw(struct ata_port *ap);
 254 static void ahci_pmp_attach(struct ata_port *ap);
 255 static void ahci_pmp_detach(struct ata_port *ap);
 256 static void ahci_error_handler(struct ata_port *ap);
 257 static void ahci_vt8251_error_handler(struct ata_port *ap);
 258 static void ahci_p5wdh_error_handler(struct ata_port *ap);
 259 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
 260 static int ahci_port_resume(struct ata_port *ap);
 261 static void ahci_dev_config(struct ata_device *dev);
 262 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl);
 263 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 264                                u32 opts);
 265 #ifdef CONFIG_PM
 266 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
 267 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 268 static int ahci_pci_device_resume(struct pci_dev *pdev);
 269 #endif
 270
 271 static struct class_device_attribute *ahci_shost_attrs[] = {
 272         &class_device_attr_link_power_management_policy,
 273         NULL
 274 };
 275
 276 static struct scsi_host_template ahci_sht = {
 277         .module                 = THIS_MODULE,
 278         .name                   = DRV_NAME,
 279         .ioctl                  = ata_scsi_ioctl,
 280         .queuecommand           = ata_scsi_queuecmd,
 281         .change_queue_depth     = ata_scsi_change_queue_depth,
 282         .can_queue              = AHCI_MAX_CMDS - 1,
 283         .this_id                = ATA_SHT_THIS_ID,
 284         .sg_tablesize           = AHCI_MAX_SG,
 285         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 286         .emulated               = ATA_SHT_EMULATED,
 287         .use_clustering         = AHCI_USE_CLUSTERING,
 288         .proc_name              = DRV_NAME,
 289         .dma_boundary           = AHCI_DMA_BOUNDARY,
 290         .slave_configure        = ata_scsi_slave_config,
 291         .slave_destroy          = ata_scsi_slave_destroy,
 292         .bios_param             = ata_std_bios_param,
 293         .shost_attrs            = ahci_shost_attrs,
 294 };
 295
 296 static const struct ata_port_operations ahci_ops = {
 297         .check_status           = ahci_check_status,
 298         .check_altstatus        = ahci_check_status,
 299         .dev_select             = ata_noop_dev_select,
 300
 301         .dev_config             = ahci_dev_config,
 302
 303         .tf_read                = ahci_tf_read,
 304
 305         .qc_defer               = sata_pmp_qc_defer_cmd_switch,
 306         .qc_prep                = ahci_qc_prep,
 307         .qc_issue               = ahci_qc_issue,
 308
 309         .irq_clear              = ata_noop_irq_clear,
 310
 311         .scr_read               = ahci_scr_read,
 312         .scr_write              = ahci_scr_write,
 313
 314         .freeze                 = ahci_freeze,
 315         .thaw                   = ahci_thaw,
 316
 317         .error_handler          = ahci_error_handler,
 318         .post_internal_cmd      = ahci_post_internal_cmd,
 319
 320         .pmp_attach             = ahci_pmp_attach,
 321         .pmp_detach             = ahci_pmp_detach,
 322
 323 #ifdef CONFIG_PM
 324         .port_suspend           = ahci_port_suspend,
 325         .port_resume            = ahci_port_resume,
 326 #endif
 327         .enable_pm              = ahci_enable_alpm,
 328         .disable_pm             = ahci_disable_alpm,
 329
 330         .port_start             = ahci_port_start,
 331         .port_stop              = ahci_port_stop,
 332 };
 333
 334 static const struct ata_port_operations ahci_vt8251_ops = {
 335         .check_status           = ahci_check_status,
 336         .check_altstatus        = ahci_check_status,
 337         .dev_select             = ata_noop_dev_select,
 338
 339         .tf_read                = ahci_tf_read,
 340
 341         .qc_defer               = sata_pmp_qc_defer_cmd_switch,
 342         .qc_prep                = ahci_qc_prep,
 343         .qc_issue               = ahci_qc_issue,
 344
 345         .irq_clear              = ata_noop_irq_clear,
 346
 347         .scr_read               = ahci_scr_read,
 348         .scr_write              = ahci_scr_write,
 349
 350         .freeze                 = ahci_freeze,
 351         .thaw                   = ahci_thaw,
 352
 353         .error_handler          = ahci_vt8251_error_handler,
 354         .post_internal_cmd      = ahci_post_internal_cmd,
 355
 356         .pmp_attach             = ahci_pmp_attach,
 357         .pmp_detach             = ahci_pmp_detach,
 358
 359 #ifdef CONFIG_PM
 360         .port_suspend           = ahci_port_suspend,
 361         .port_resume            = ahci_port_resume,
 362 #endif
 363
 364         .port_start             = ahci_port_start,
 365         .port_stop              = ahci_port_stop,
 366 };
 367
 368 static const struct ata_port_operations ahci_p5wdh_ops = {
 369         .check_status           = ahci_check_status,
 370         .check_altstatus        = ahci_check_status,
 371         .dev_select             = ata_noop_dev_select,
 372
 373         .tf_read                = ahci_tf_read,
 374
 375         .qc_defer               = sata_pmp_qc_defer_cmd_switch,
 376         .qc_prep                = ahci_qc_prep,
 377         .qc_issue               = ahci_qc_issue,
 378
 379         .irq_clear              = ata_noop_irq_clear,
 380
 381         .scr_read               = ahci_scr_read,
 382         .scr_write              = ahci_scr_write,
 383
 384         .freeze                 = ahci_freeze,
 385         .thaw                   = ahci_thaw,
 386
 387         .error_handler          = ahci_p5wdh_error_handler,
 388         .post_internal_cmd      = ahci_post_internal_cmd,
 389
 390         .pmp_attach             = ahci_pmp_attach,
 391         .pmp_detach             = ahci_pmp_detach,
 392
 393 #ifdef CONFIG_PM
 394         .port_suspend           = ahci_port_suspend,
 395         .port_resume            = ahci_port_resume,
 396 #endif
 397
 398         .port_start             = ahci_port_start,
 399         .port_stop              = ahci_port_stop,
 400 };
 401
 402 #define AHCI_HFLAGS(flags)      .private_data   = (void *)(flags)
 403
 404 static const struct ata_port_info ahci_port_info[] = {
 405         /* board_ahci */
 406         {
 407                 .flags          = AHCI_FLAG_COMMON,
 408                 .pio_mask       = 0x1f, /* pio0-4 */
 409                 .udma_mask      = ATA_UDMA6,
 410                 .port_ops       = &ahci_ops,
 411         },
 412         /* board_ahci_vt8251 */
 413         {
 414                 AHCI_HFLAGS     (AHCI_HFLAG_NO_NCQ | AHCI_HFLAG_NO_PMP),
 415                 .flags          = AHCI_FLAG_COMMON,
 416                 .pio_mask       = 0x1f, /* pio0-4 */
 417                 .udma_mask      = ATA_UDMA6,
 418                 .port_ops       = &ahci_vt8251_ops,
 419         },
 420         /* board_ahci_ign_iferr */
 421         {
 422                 AHCI_HFLAGS     (AHCI_HFLAG_IGN_IRQ_IF_ERR),
 423                 .flags          = AHCI_FLAG_COMMON,
 424                 .pio_mask       = 0x1f, /* pio0-4 */
 425                 .udma_mask      = ATA_UDMA6,
 426                 .port_ops       = &ahci_ops,
 427         },
 428         /* board_ahci_sb600 */
 429         {
 430                 AHCI_HFLAGS     (AHCI_HFLAG_IGN_SERR_INTERNAL |
 431                                  AHCI_HFLAG_32BIT_ONLY |
 432                                  AHCI_HFLAG_SECT255 | AHCI_HFLAG_NO_PMP),
 433                 .flags          = AHCI_FLAG_COMMON,
 434                 .pio_mask       = 0x1f, /* pio0-4 */
 435                 .udma_mask      = ATA_UDMA6,
 436                 .port_ops       = &ahci_ops,
 437         },
 438         /* board_ahci_mv */
 439         {
 440                 AHCI_HFLAGS     (AHCI_HFLAG_NO_NCQ | AHCI_HFLAG_NO_MSI |
 441                                  AHCI_HFLAG_MV_PATA),
 442                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 443                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA,
 444                 .pio_mask       = 0x1f, /* pio0-4 */
 445                 .udma_mask      = ATA_UDMA6,
 446                 .port_ops       = &ahci_ops,
 447         },
 448         /* board_ahci_sb700 */
 449         {
 450                 AHCI_HFLAGS     (AHCI_HFLAG_IGN_SERR_INTERNAL |
 451                                  AHCI_HFLAG_NO_PMP),
 452                 .flags          = AHCI_FLAG_COMMON,
 453                 .pio_mask       = 0x1f, /* pio0-4 */
 454                 .udma_mask      = ATA_UDMA6,
 455                 .port_ops       = &ahci_ops,
 456         },
 457 };
 458
 459 static const struct pci_device_id ahci_pci_tbl[] = {
 460         /* Intel */
 461         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
 462         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
 463         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
 464         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
 465         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
 466         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
 467         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
 468         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
 469         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
 470         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
 471         { PCI_VDEVICE(INTEL, 0x2821), board_ahci }, /* ICH8 */
 472         { PCI_VDEVICE(INTEL, 0x2822), board_ahci }, /* ICH8 */
 473         { PCI_VDEVICE(INTEL, 0x2824), board_ahci }, /* ICH8 */
 474         { PCI_VDEVICE(INTEL, 0x2829), board_ahci }, /* ICH8M */
 475         { PCI_VDEVICE(INTEL, 0x282a), board_ahci }, /* ICH8M */
 476         { PCI_VDEVICE(INTEL, 0x2922), board_ahci }, /* ICH9 */
 477         { PCI_VDEVICE(INTEL, 0x2923), board_ahci }, /* ICH9 */
 478         { PCI_VDEVICE(INTEL, 0x2924), board_ahci }, /* ICH9 */
 479         { PCI_VDEVICE(INTEL, 0x2925), board_ahci }, /* ICH9 */
 480         { PCI_VDEVICE(INTEL, 0x2927), board_ahci }, /* ICH9 */
 481         { PCI_VDEVICE(INTEL, 0x2929), board_ahci }, /* ICH9M */
 482         { PCI_VDEVICE(INTEL, 0x292a), board_ahci }, /* ICH9M */
 483         { PCI_VDEVICE(INTEL, 0x292b), board_ahci }, /* ICH9M */
 484         { PCI_VDEVICE(INTEL, 0x292c), board_ahci }, /* ICH9M */
 485         { PCI_VDEVICE(INTEL, 0x292f), board_ahci }, /* ICH9M */
 486         { PCI_VDEVICE(INTEL, 0x294d), board_ahci }, /* ICH9 */
 487         { PCI_VDEVICE(INTEL, 0x294e), board_ahci }, /* ICH9M */
 488         { PCI_VDEVICE(INTEL, 0x502a), board_ahci }, /* Tolapai */
 489         { PCI_VDEVICE(INTEL, 0x502b), board_ahci }, /* Tolapai */
 490         { PCI_VDEVICE(INTEL, 0x3a05), board_ahci }, /* ICH10 */
 491         { PCI_VDEVICE(INTEL, 0x3a25), board_ahci }, /* ICH10 */
 492
 493         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
 494         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 495           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
 496
 497         /* ATI */
 498         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 */
 499         { PCI_VDEVICE(ATI, 0x4390), board_ahci_sb700 }, /* ATI SB700/800 */
 500         { PCI_VDEVICE(ATI, 0x4391), board_ahci_sb700 }, /* ATI SB700/800 */
 501         { PCI_VDEVICE(ATI, 0x4392), board_ahci_sb700 }, /* ATI SB700/800 */
 502         { PCI_VDEVICE(ATI, 0x4393), board_ahci_sb700 }, /* ATI SB700/800 */
 503         { PCI_VDEVICE(ATI, 0x4394), board_ahci_sb700 }, /* ATI SB700/800 */
 504         { PCI_VDEVICE(ATI, 0x4395), board_ahci_sb700 }, /* ATI SB700/800 */
 505
 506         /* VIA */
 507         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
 508         { PCI_VDEVICE(VIA, 0x6287), board_ahci_vt8251 }, /* VIA VT8251 */
 509
 510         /* NVIDIA */
 511         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci },            /* MCP65 */
 512         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci },            /* MCP65 */
 513         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci },            /* MCP65 */
 514         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci },            /* MCP65 */
 515         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci },            /* MCP65 */
 516         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci },            /* MCP65 */
 517         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci },            /* MCP65 */
 518         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci },            /* MCP65 */
 519         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci },            /* MCP67 */
 520         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci },            /* MCP67 */
 521         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci },            /* MCP67 */
 522         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci },            /* MCP67 */
 523         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci },            /* MCP67 */
 524         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci },            /* MCP67 */
 525         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci },            /* MCP67 */
 526         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci },            /* MCP67 */
 527         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci },            /* MCP67 */
 528         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci },            /* MCP67 */
 529         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci },            /* MCP67 */
 530         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci },            /* MCP67 */
 531         { PCI_VDEVICE(NVIDIA, 0x07f0), board_ahci },            /* MCP73 */
 532         { PCI_VDEVICE(NVIDIA, 0x07f1), board_ahci },            /* MCP73 */
 533         { PCI_VDEVICE(NVIDIA, 0x07f2), board_ahci },            /* MCP73 */
 534         { PCI_VDEVICE(NVIDIA, 0x07f3), board_ahci },            /* MCP73 */
 535         { PCI_VDEVICE(NVIDIA, 0x07f4), board_ahci },            /* MCP73 */
 536         { PCI_VDEVICE(NVIDIA, 0x07f5), board_ahci },            /* MCP73 */
 537         { PCI_VDEVICE(NVIDIA, 0x07f6), board_ahci },            /* MCP73 */
 538         { PCI_VDEVICE(NVIDIA, 0x07f7), board_ahci },            /* MCP73 */
 539         { PCI_VDEVICE(NVIDIA, 0x07f8), board_ahci },            /* MCP73 */
 540         { PCI_VDEVICE(NVIDIA, 0x07f9), board_ahci },            /* MCP73 */
 541         { PCI_VDEVICE(NVIDIA, 0x07fa), board_ahci },            /* MCP73 */
 542         { PCI_VDEVICE(NVIDIA, 0x07fb), board_ahci },            /* MCP73 */
 543         { PCI_VDEVICE(NVIDIA, 0x0ad0), board_ahci },            /* MCP77 */
 544         { PCI_VDEVICE(NVIDIA, 0x0ad1), board_ahci },            /* MCP77 */
 545         { PCI_VDEVICE(NVIDIA, 0x0ad2), board_ahci },            /* MCP77 */
 546         { PCI_VDEVICE(NVIDIA, 0x0ad3), board_ahci },            /* MCP77 */
 547         { PCI_VDEVICE(NVIDIA, 0x0ad4), board_ahci },            /* MCP77 */
 548         { PCI_VDEVICE(NVIDIA, 0x0ad5), board_ahci },            /* MCP77 */
 549         { PCI_VDEVICE(NVIDIA, 0x0ad6), board_ahci },            /* MCP77 */
 550         { PCI_VDEVICE(NVIDIA, 0x0ad7), board_ahci },            /* MCP77 */
 551         { PCI_VDEVICE(NVIDIA, 0x0ad8), board_ahci },            /* MCP77 */
 552         { PCI_VDEVICE(NVIDIA, 0x0ad9), board_ahci },            /* MCP77 */
 553         { PCI_VDEVICE(NVIDIA, 0x0ada), board_ahci },            /* MCP77 */
 554         { PCI_VDEVICE(NVIDIA, 0x0adb), board_ahci },            /* MCP77 */
 555         { PCI_VDEVICE(NVIDIA, 0x0ab4), board_ahci },            /* MCP79 */
 556         { PCI_VDEVICE(NVIDIA, 0x0ab5), board_ahci },            /* MCP79 */
 557         { PCI_VDEVICE(NVIDIA, 0x0ab6), board_ahci },            /* MCP79 */
 558         { PCI_VDEVICE(NVIDIA, 0x0ab7), board_ahci },            /* MCP79 */
 559         { PCI_VDEVICE(NVIDIA, 0x0ab8), board_ahci },            /* MCP79 */
 560         { PCI_VDEVICE(NVIDIA, 0x0ab9), board_ahci },            /* MCP79 */
 561         { PCI_VDEVICE(NVIDIA, 0x0aba), board_ahci },            /* MCP79 */
 562         { PCI_VDEVICE(NVIDIA, 0x0abb), board_ahci },            /* MCP79 */
 563         { PCI_VDEVICE(NVIDIA, 0x0abc), board_ahci },            /* MCP79 */
 564         { PCI_VDEVICE(NVIDIA, 0x0abd), board_ahci },            /* MCP79 */
 565         { PCI_VDEVICE(NVIDIA, 0x0abe), board_ahci },            /* MCP79 */
 566         { PCI_VDEVICE(NVIDIA, 0x0abf), board_ahci },            /* MCP79 */
 567         { PCI_VDEVICE(NVIDIA, 0x0bc8), board_ahci },            /* MCP7B */
 568         { PCI_VDEVICE(NVIDIA, 0x0bc9), board_ahci },            /* MCP7B */
 569         { PCI_VDEVICE(NVIDIA, 0x0bca), board_ahci },            /* MCP7B */
 570         { PCI_VDEVICE(NVIDIA, 0x0bcb), board_ahci },            /* MCP7B */
 571         { PCI_VDEVICE(NVIDIA, 0x0bcc), board_ahci },            /* MCP7B */
 572         { PCI_VDEVICE(NVIDIA, 0x0bcd), board_ahci },            /* MCP7B */
 573         { PCI_VDEVICE(NVIDIA, 0x0bce), board_ahci },            /* MCP7B */
 574         { PCI_VDEVICE(NVIDIA, 0x0bcf), board_ahci },            /* MCP7B */
 575         { PCI_VDEVICE(NVIDIA, 0x0bd0), board_ahci },            /* MCP7B */
 576         { PCI_VDEVICE(NVIDIA, 0x0bd1), board_ahci },            /* MCP7B */
 577         { PCI_VDEVICE(NVIDIA, 0x0bd2), board_ahci },            /* MCP7B */
 578         { PCI_VDEVICE(NVIDIA, 0x0bd3), board_ahci },            /* MCP7B */
 579
 580         /* SiS */
 581         { PCI_VDEVICE(SI, 0x1184), board_ahci }, /* SiS 966 */
 582         { PCI_VDEVICE(SI, 0x1185), board_ahci }, /* SiS 966 */
 583         { PCI_VDEVICE(SI, 0x0186), board_ahci }, /* SiS 968 */
 584
 585         /* Marvell */
 586         { PCI_VDEVICE(MARVELL, 0x6145), board_ahci_mv },        /* 6145 */
 587         { PCI_VDEVICE(MARVELL, 0x6121), board_ahci_mv },        /* 6121 */
 588
 589         /* Generic, PCI class code for AHCI */
 590         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 591           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
 592
 593         { }     /* terminate list */
 594 };
 595
 596
 597 static struct pci_driver ahci_pci_driver = {
 598         .name                   = DRV_NAME,
 599         .id_table               = ahci_pci_tbl,
 600         .probe                  = ahci_init_one,
 601         .remove                 = ata_pci_remove_one,
 602 #ifdef CONFIG_PM
 603         .suspend                = ahci_pci_device_suspend,
 604         .resume                 = ahci_pci_device_resume,
 605 #endif
 606 };
 607
 608
 609 static inline int ahci_nr_ports(u32 cap)
 610 {
 611         return (cap & 0x1f) + 1;
 612 }
 613
 614 static inline void __iomem *__ahci_port_base(struct ata_host *host,
 615                                              unsigned int port_no)
 616 {
 617         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 618
 619         return mmio + 0x100 + (port_no * 0x80);
 620 }
 621
 622 static inline void __iomem *ahci_port_base(struct ata_port *ap)
 623 {
 624         return __ahci_port_base(ap->host, ap->port_no);
 625 }
 626
 627 static void ahci_enable_ahci(void __iomem *mmio)
 628 {
 629         u32 tmp;
 630
 631         /* turn on AHCI_EN */
 632         tmp = readl(mmio + HOST_CTL);
 633         if (!(tmp & HOST_AHCI_EN)) {
 634                 tmp |= HOST_AHCI_EN;
 635                 writel(tmp, mmio + HOST_CTL);
 636                 tmp = readl(mmio + HOST_CTL);   /* flush && sanity check */
 637                 WARN_ON(!(tmp & HOST_AHCI_EN));
 638         }
 639 }
 640
 641 /**
 642  *      ahci_save_initial_config - Save and fixup initial config values
 643  *      @pdev: target PCI device
 644  *      @hpriv: host private area to store config values
 645  *
 646  *      Some registers containing configuration info might be setup by
 647  *      BIOS and might be cleared on reset.  This function saves the
 648  *      initial values of those registers into @hpriv such that they
 649  *      can be restored after controller reset.
 650  *
 651  *      If inconsistent, config values are fixed up by this function.
 652  *
 653  *      LOCKING:
 654  *      None.
 655  */
 656 static void ahci_save_initial_config(struct pci_dev *pdev,
 657                                      struct ahci_host_priv *hpriv)
 658 {
 659         void __iomem *mmio = pcim_iomap_table(pdev)[AHCI_PCI_BAR];
 660         u32 cap, port_map;
 661         int i;
 662         int mv;
 663
 664         /* make sure AHCI mode is enabled before accessing CAP */
 665         ahci_enable_ahci(mmio);
 666
 667         /* Values prefixed with saved_ are written back to host after
 668          * reset.  Values without are used for driver operation.
 669          */
 670         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
 671         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
 672
 673         /* some chips have errata preventing 64bit use */
 674         if ((cap & HOST_CAP_64) && (hpriv->flags & AHCI_HFLAG_32BIT_ONLY)) {
 675                 dev_printk(KERN_INFO, &pdev->dev,
 676                            "controller can't do 64bit DMA, forcing 32bit\n");
 677                 cap &= ~HOST_CAP_64;
 678         }
 679
 680         if ((cap & HOST_CAP_NCQ) && (hpriv->flags & AHCI_HFLAG_NO_NCQ)) {
 681                 dev_printk(KERN_INFO, &pdev->dev,
 682                            "controller can't do NCQ, turning off CAP_NCQ\n");
 683                 cap &= ~HOST_CAP_NCQ;
 684         }
 685
 686         if ((cap & HOST_CAP_PMP) && (hpriv->flags & AHCI_HFLAG_NO_PMP)) {
 687                 dev_printk(KERN_INFO, &pdev->dev,
 688                            "controller can't do PMP, turning off CAP_PMP\n");
 689                 cap &= ~HOST_CAP_PMP;
 690         }
 691
 692         /*
 693          * Temporary Marvell 6145 hack: PATA port presence
 694          * is asserted through the standard AHCI port
 695          * presence register, as bit 4 (counting from 0)
 696          */
 697         if (hpriv->flags & AHCI_HFLAG_MV_PATA) {
 698                 if (pdev->device == 0x6121)
 699                         mv = 0x3;
 700                 else
 701                         mv = 0xf;
 702                 dev_printk(KERN_ERR, &pdev->dev,
 703                            "MV_AHCI HACK: port_map %x -> %x\n",
 704                            port_map,
 705                            port_map & mv);
 706
 707                 port_map &= mv;
 708         }
 709
 710         /* cross check port_map and cap.n_ports */
 711         if (port_map) {
 712                 int map_ports = 0;
 713
 714                 for (i = 0; i < AHCI_MAX_PORTS; i++)
 715                         if (port_map & (1 << i))
 716                                 map_ports++;
 717
 718                 /* If PI has more ports than n_ports, whine, clear
 719                  * port_map and let it be generated from n_ports.
 720                  */
 721                 if (map_ports > ahci_nr_ports(cap)) {
 722                         dev_printk(KERN_WARNING, &pdev->dev,
 723                                    "implemented port map (0x%x) contains more "
 724                                    "ports than nr_ports (%u), using nr_ports\n",
 725                                    port_map, ahci_nr_ports(cap));
 726                         port_map = 0;
 727                 }
 728         }
 729
 730         /* fabricate port_map from cap.nr_ports */
 731         if (!port_map) {
 732                 port_map = (1 << ahci_nr_ports(cap)) - 1;
 733                 dev_printk(KERN_WARNING, &pdev->dev,
 734                            "forcing PORTS_IMPL to 0x%x\n", port_map);
 735
 736                 /* write the fixed up value to the PI register */
 737                 hpriv->saved_port_map = port_map;
 738         }
 739
 740         /* record values to use during operation */
 741         hpriv->cap = cap;
 742         hpriv->port_map = port_map;
 743 }
 744
 745 /**
 746  *      ahci_restore_initial_config - Restore initial config
 747  *      @host: target ATA host
 748  *
 749  *      Restore initial config stored by ahci_save_initial_config().
 750  *
 751  *      LOCKING:
 752  *      None.
 753  */
 754 static void ahci_restore_initial_config(struct ata_host *host)
 755 {
 756         struct ahci_host_priv *hpriv = host->private_data;
 757         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 758
 759         writel(hpriv->saved_cap, mmio + HOST_CAP);
 760         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
 761         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 762 }
 763
 764 static unsigned ahci_scr_offset(struct ata_port *ap, unsigned int sc_reg)
 765 {
 766         static const int offset[] = {
 767                 [SCR_STATUS]            = PORT_SCR_STAT,
 768                 [SCR_CONTROL]           = PORT_SCR_CTL,
 769                 [SCR_ERROR]             = PORT_SCR_ERR,
 770                 [SCR_ACTIVE]            = PORT_SCR_ACT,
 771                 [SCR_NOTIFICATION]      = PORT_SCR_NTF,
 772         };
 773         struct ahci_host_priv *hpriv = ap->host->private_data;
 774
 775         if (sc_reg < ARRAY_SIZE(offset) &&
 776             (sc_reg != SCR_NOTIFICATION || (hpriv->cap & HOST_CAP_SNTF)))
 777                 return offset[sc_reg];
 778         return 0;
 779 }
 780
 781 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val)
 782 {
 783         void __iomem *port_mmio = ahci_port_base(ap);
 784         int offset = ahci_scr_offset(ap, sc_reg);
 785
 786         if (offset) {
 787                 *val = readl(port_mmio + offset);
 788                 return 0;
 789         }
 790         return -EINVAL;
 791 }
 792
 793 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val)
 794 {
 795         void __iomem *port_mmio = ahci_port_base(ap);
 796         int offset = ahci_scr_offset(ap, sc_reg);
 797
 798         if (offset) {
 799                 writel(val, port_mmio + offset);
 800                 return 0;
 801         }
 802         return -EINVAL;
 803 }
 804
 805 static void ahci_start_engine(struct ata_port *ap)
 806 {
 807         void __iomem *port_mmio = ahci_port_base(ap);
 808         u32 tmp;
 809
 810         /* start DMA */
 811         tmp = readl(port_mmio + PORT_CMD);
 812         tmp |= PORT_CMD_START;
 813         writel(tmp, port_mmio + PORT_CMD);
 814         readl(port_mmio + PORT_CMD); /* flush */
 815 }
 816
 817 static int ahci_stop_engine(struct ata_port *ap)
 818 {
 819         void __iomem *port_mmio = ahci_port_base(ap);
 820         u32 tmp;
 821
 822         tmp = readl(port_mmio + PORT_CMD);
 823
 824         /* check if the HBA is idle */
 825         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
 826                 return 0;
 827
 828         /* setting HBA to idle */
 829         tmp &= ~PORT_CMD_START;
 830         writel(tmp, port_mmio + PORT_CMD);
 831
 832         /* wait for engine to stop. This could be as long as 500 msec */
 833         tmp = ata_wait_register(port_mmio + PORT_CMD,
 834                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
 835         if (tmp & PORT_CMD_LIST_ON)
 836                 return -EIO;
 837
 838         return 0;
 839 }
 840
 841 static void ahci_start_fis_rx(struct ata_port *ap)
 842 {
 843         void __iomem *port_mmio = ahci_port_base(ap);
 844         struct ahci_host_priv *hpriv = ap->host->private_data;
 845         struct ahci_port_priv *pp = ap->private_data;
 846         u32 tmp;
 847
 848         /* set FIS registers */
 849         if (hpriv->cap & HOST_CAP_64)
 850                 writel((pp->cmd_slot_dma >> 16) >> 16,
 851                        port_mmio + PORT_LST_ADDR_HI);
 852         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 853
 854         if (hpriv->cap & HOST_CAP_64)
 855                 writel((pp->rx_fis_dma >> 16) >> 16,
 856                        port_mmio + PORT_FIS_ADDR_HI);
 857         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 858
 859         /* enable FIS reception */
 860         tmp = readl(port_mmio + PORT_CMD);
 861         tmp |= PORT_CMD_FIS_RX;
 862         writel(tmp, port_mmio + PORT_CMD);
 863
 864         /* flush */
 865         readl(port_mmio + PORT_CMD);
 866 }
 867
 868 static int ahci_stop_fis_rx(struct ata_port *ap)
 869 {
 870         void __iomem *port_mmio = ahci_port_base(ap);
 871         u32 tmp;
 872
 873         /* disable FIS reception */
 874         tmp = readl(port_mmio + PORT_CMD);
 875         tmp &= ~PORT_CMD_FIS_RX;
 876         writel(tmp, port_mmio + PORT_CMD);
 877
 878         /* wait for completion, spec says 500ms, give it 1000 */
 879         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
 880                                 PORT_CMD_FIS_ON, 10, 1000);
 881         if (tmp & PORT_CMD_FIS_ON)
 882                 return -EBUSY;
 883
 884         return 0;
 885 }
 886
 887 static void ahci_power_up(struct ata_port *ap)
 888 {
 889         struct ahci_host_priv *hpriv = ap->host->private_data;
 890         void __iomem *port_mmio = ahci_port_base(ap);
 891         u32 cmd;
 892
 893         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 894
 895         /* spin up device */
 896         if (hpriv->cap & HOST_CAP_SSS) {
 897                 cmd |= PORT_CMD_SPIN_UP;
 898                 writel(cmd, port_mmio + PORT_CMD);
 899         }
 900
 901         /* wake up link */
 902         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
 903 }
 904
 905 static void ahci_disable_alpm(struct ata_port *ap)
 906 {
 907         struct ahci_host_priv *hpriv = ap->host->private_data;
 908         void __iomem *port_mmio = ahci_port_base(ap);
 909         u32 cmd;
 910         struct ahci_port_priv *pp = ap->private_data;
 911
 912         /* IPM bits should be disabled by libata-core */
 913         /* get the existing command bits */
 914         cmd = readl(port_mmio + PORT_CMD);
 915
 916         /* disable ALPM and ASP */
 917         cmd &= ~PORT_CMD_ASP;
 918         cmd &= ~PORT_CMD_ALPE;
 919
 920         /* force the interface back to active */
 921         cmd |= PORT_CMD_ICC_ACTIVE;
 922
 923         /* write out new cmd value */
 924         writel(cmd, port_mmio + PORT_CMD);
 925         cmd = readl(port_mmio + PORT_CMD);
 926
 927         /* wait 10ms to be sure we've come out of any low power state */
 928         msleep(10);
 929
 930         /* clear out any PhyRdy stuff from interrupt status */
 931         writel(PORT_IRQ_PHYRDY, port_mmio + PORT_IRQ_STAT);
 932
 933         /* go ahead and clean out PhyRdy Change from Serror too */
 934         ahci_scr_write(ap, SCR_ERROR, ((1 << 16) | (1 << 18)));
 935
 936         /*
 937          * Clear flag to indicate that we should ignore all PhyRdy
 938          * state changes
 939          */
 940         hpriv->flags &= ~AHCI_HFLAG_NO_HOTPLUG;
 941
 942         /*
 943          * Enable interrupts on Phy Ready.
 944          */
 945         pp->intr_mask |= PORT_IRQ_PHYRDY;
 946         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
 947
 948         /*
 949          * don't change the link pm policy - we can be called
 950          * just to turn of link pm temporarily
 951          */
 952 }
 953
 954 static int ahci_enable_alpm(struct ata_port *ap,
 955         enum link_pm policy)
 956 {
 957         struct ahci_host_priv *hpriv = ap->host->private_data;
 958         void __iomem *port_mmio = ahci_port_base(ap);
 959         u32 cmd;
 960         struct ahci_port_priv *pp = ap->private_data;
 961         u32 asp;
 962
 963         /* Make sure the host is capable of link power management */
 964         if (!(hpriv->cap & HOST_CAP_ALPM))
 965                 return -EINVAL;
 966
 967         switch (policy) {
 968         case MAX_PERFORMANCE:
 969         case NOT_AVAILABLE:
 970                 /*
 971                  * if we came here with NOT_AVAILABLE,
 972                  * it just means this is the first time we
 973                  * have tried to enable - default to max performance,
 974                  * and let the user go to lower power modes on request.
 975                  */
 976                 ahci_disable_alpm(ap);
 977                 return 0;
 978         case MIN_POWER:
 979                 /* configure HBA to enter SLUMBER */
 980                 asp = PORT_CMD_ASP;
 981                 break;
 982         case MEDIUM_POWER:
 983                 /* configure HBA to enter PARTIAL */
 984                 asp = 0;
 985                 break;
 986         default:
 987                 return -EINVAL;
 988         }
 989
 990         /*
 991          * Disable interrupts on Phy Ready. This keeps us from
 992          * getting woken up due to spurious phy ready interrupts
 993          * TBD - Hot plug should be done via polling now, is
 994          * that even supported?
 995          */
 996         pp->intr_mask &= ~PORT_IRQ_PHYRDY;
 997         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
 998
 999         /*
1000          * Set a flag to indicate that we should ignore all PhyRdy
1001          * state changes since these can happen now whenever we
1002          * change link state
1003          */
1004         hpriv->flags |= AHCI_HFLAG_NO_HOTPLUG;
1005
1006         /* get the existing command bits */
1007         cmd = readl(port_mmio + PORT_CMD);
1008
1009         /*
1010          * Set ASP based on Policy
1011          */
1012         cmd |= asp;
1013
1014         /*
1015          * Setting this bit will instruct the HBA to aggressively
1016          * enter a lower power link state when it's appropriate and
1017          * based on the value set above for ASP
1018          */
1019         cmd |= PORT_CMD_ALPE;
1020
1021         /* write out new cmd value */
1022         writel(cmd, port_mmio + PORT_CMD);
1023         cmd = readl(port_mmio + PORT_CMD);
1024
1025         /* IPM bits should be set by libata-core */
1026         return 0;
1027 }
1028
1029 #ifdef CONFIG_PM
1030 static void ahci_power_down(struct ata_port *ap)
1031 {
1032         struct ahci_host_priv *hpriv = ap->host->private_data;
1033         void __iomem *port_mmio = ahci_port_base(ap);
1034         u32 cmd, scontrol;
1035
1036         if (!(hpriv->cap & HOST_CAP_SSS))
1037                 return;
1038
1039         /* put device into listen mode, first set PxSCTL.DET to 0 */
1040         scontrol = readl(port_mmio + PORT_SCR_CTL);
1041         scontrol &= ~0xf;
1042         writel(scontrol, port_mmio + PORT_SCR_CTL);
1043
1044         /* then set PxCMD.SUD to 0 */
1045         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
1046         cmd &= ~PORT_CMD_SPIN_UP;
1047         writel(cmd, port_mmio + PORT_CMD);
1048 }
1049 #endif
1050
1051 static void ahci_start_port(struct ata_port *ap)
1052 {
1053         /* enable FIS reception */
1054         ahci_start_fis_rx(ap);
1055
1056         /* enable DMA */
1057         ahci_start_engine(ap);
1058 }
1059
1060 static int ahci_deinit_port(struct ata_port *ap, const char **emsg)
1061 {
1062         int rc;
1063
1064         /* disable DMA */
1065         rc = ahci_stop_engine(ap);
1066         if (rc) {
1067                 *emsg = "failed to stop engine";
1068                 return rc;
1069         }
1070
1071         /* disable FIS reception */
1072         rc = ahci_stop_fis_rx(ap);
1073         if (rc) {
1074                 *emsg = "failed stop FIS RX";
1075                 return rc;
1076         }
1077
1078         return 0;
1079 }
1080
1081 static int ahci_reset_controller(struct ata_host *host)
1082 {
1083         struct pci_dev *pdev = to_pci_dev(host->dev);
1084         struct ahci_host_priv *hpriv = host->private_data;
1085         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1086         u32 tmp;
1087
1088         /* we must be in AHCI mode, before using anything
1089          * AHCI-specific, such as HOST_RESET.
1090          */
1091         ahci_enable_ahci(mmio);
1092
1093         /* global controller reset */
1094         if (!ahci_skip_host_reset) {
1095                 tmp = readl(mmio + HOST_CTL);
1096                 if ((tmp & HOST_RESET) == 0) {
1097                         writel(tmp | HOST_RESET, mmio + HOST_CTL);
1098                         readl(mmio + HOST_CTL); /* flush */
1099                 }
1100
1101                 /* reset must complete within 1 second, or
1102                  * the hardware should be considered fried.
1103                  */
1104                 ssleep(1);
1105
1106                 tmp = readl(mmio + HOST_CTL);
1107                 if (tmp & HOST_RESET) {
1108                         dev_printk(KERN_ERR, host->dev,
1109                                    "controller reset failed (0x%x)\n", tmp);
1110                         return -EIO;
1111                 }
1112
1113                 /* turn on AHCI mode */
1114                 ahci_enable_ahci(mmio);
1115
1116                 /* Some registers might be cleared on reset.  Restore
1117                  * initial values.
1118                  */
1119                 ahci_restore_initial_config(host);
1120         } else
1121                 dev_printk(KERN_INFO, host->dev,
1122                            "skipping global host reset\n");
1123
1124         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
1125                 u16 tmp16;
1126
1127                 /* configure PCS */
1128                 pci_read_config_word(pdev, 0x92, &tmp16);
1129                 if ((tmp16 & hpriv->port_map) != hpriv->port_map) {
1130                         tmp16 |= hpriv->port_map;
1131                         pci_write_config_word(pdev, 0x92, tmp16);
1132                 }
1133         }
1134
1135         return 0;
1136 }
1137
1138 static void ahci_port_init(struct pci_dev *pdev, struct ata_port *ap,
1139                            int port_no, void __iomem *mmio,
1140                            void __iomem *port_mmio)
1141 {
1142         const char *emsg = NULL;
1143         int rc;
1144         u32 tmp;
1145
1146         /* make sure port is not active */
1147         rc = ahci_deinit_port(ap, &emsg);
1148         if (rc)
1149                 dev_printk(KERN_WARNING, &pdev->dev,
1150                            "%s (%d)\n", emsg, rc);
1151
1152         /* clear SError */
1153         tmp = readl(port_mmio + PORT_SCR_ERR);
1154         VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
1155         writel(tmp, port_mmio + PORT_SCR_ERR);
1156
1157         /* clear port IRQ */
1158         tmp = readl(port_mmio + PORT_IRQ_STAT);
1159         VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
1160         if (tmp)
1161                 writel(tmp, port_mmio + PORT_IRQ_STAT);
1162
1163         writel(1 << port_no, mmio + HOST_IRQ_STAT);
1164 }
1165
1166 static void ahci_init_controller(struct ata_host *host)
1167 {
1168         struct ahci_host_priv *hpriv = host->private_data;
1169         struct pci_dev *pdev = to_pci_dev(host->dev);
1170         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1171         int i;
1172         void __iomem *port_mmio;
1173         u32 tmp;
1174         int mv;
1175
1176         if (hpriv->flags & AHCI_HFLAG_MV_PATA) {
1177                 if (pdev->device == 0x6121)
1178                         mv = 2;
1179                 else
1180                         mv = 4;
1181                 port_mmio = __ahci_port_base(host, mv);
1182
1183                 writel(0, port_mmio + PORT_IRQ_MASK);
1184
1185                 /* clear port IRQ */
1186                 tmp = readl(port_mmio + PORT_IRQ_STAT);
1187                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
1188                 if (tmp)
1189                         writel(tmp, port_mmio + PORT_IRQ_STAT);
1190         }
1191
1192         for (i = 0; i < host->n_ports; i++) {
1193                 struct ata_port *ap = host->ports[i];
1194
1195                 port_mmio = ahci_port_base(ap);
1196                 if (ata_port_is_dummy(ap))
1197                         continue;
1198
1199                 ahci_port_init(pdev, ap, i, mmio, port_mmio);
1200         }
1201
1202         tmp = readl(mmio + HOST_CTL);
1203         VPRINTK("HOST_CTL 0x%x\n", tmp);
1204         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
1205         tmp = readl(mmio + HOST_CTL);
1206         VPRINTK("HOST_CTL 0x%x\n", tmp);
1207 }
1208
1209 static void ahci_dev_config(struct ata_device *dev)
1210 {
1211         struct ahci_host_priv *hpriv = dev->link->ap->host->private_data;
1212
1213         if (hpriv->flags & AHCI_HFLAG_SECT255) {
1214                 dev->max_sectors = 255;
1215                 ata_dev_printk(dev, KERN_INFO,
1216                                "SB600 AHCI: limiting to 255 sectors per cmd\n");
1217         }
1218 }
1219
1220 static unsigned int ahci_dev_classify(struct ata_port *ap)
1221 {
1222         void __iomem *port_mmio = ahci_port_base(ap);
1223         struct ata_taskfile tf;
1224         u32 tmp;
1225
1226         tmp = readl(port_mmio + PORT_SIG);
1227         tf.lbah         = (tmp >> 24)   & 0xff;
1228         tf.lbam         = (tmp >> 16)   & 0xff;
1229         tf.lbal         = (tmp >> 8)    & 0xff;
1230         tf.nsect        = (tmp)         & 0xff;
1231
1232         return ata_dev_classify(&tf);
1233 }
1234
1235 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
1236                                u32 opts)
1237 {
1238         dma_addr_t cmd_tbl_dma;
1239
1240         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
1241
1242         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
1243         pp->cmd_slot[tag].status = 0;
1244         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
1245         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
1246 }
1247
1248 static int ahci_kick_engine(struct ata_port *ap, int force_restart)
1249 {
1250         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1251         struct ahci_host_priv *hpriv = ap->host->private_data;
1252         u32 tmp;
1253         int busy, rc;
1254
1255         /* do we need to kick the port? */
1256         busy = ahci_check_status(ap) & (ATA_BUSY | ATA_DRQ);
1257         if (!busy && !force_restart)
1258                 return 0;
1259
1260         /* stop engine */
1261         rc = ahci_stop_engine(ap);
1262         if (rc)
1263                 goto out_restart;
1264
1265         /* need to do CLO? */
1266         if (!busy) {
1267                 rc = 0;
1268                 goto out_restart;
1269         }
1270
1271         if (!(hpriv->cap & HOST_CAP_CLO)) {
1272                 rc = -EOPNOTSUPP;
1273                 goto out_restart;
1274         }
1275
1276         /* perform CLO */
1277         tmp = readl(port_mmio + PORT_CMD);
1278         tmp |= PORT_CMD_CLO;
1279         writel(tmp, port_mmio + PORT_CMD);
1280
1281         rc = 0;
1282         tmp = ata_wait_register(port_mmio + PORT_CMD,
1283                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
1284         if (tmp & PORT_CMD_CLO)
1285                 rc = -EIO;
1286
1287         /* restart engine */
1288  out_restart:
1289         ahci_start_engine(ap);
1290         return rc;
1291 }
1292
1293 static int ahci_exec_polled_cmd(struct ata_port *ap, int pmp,
1294                                 struct ata_taskfile *tf, int is_cmd, u16 flags,
1295                                 unsigned long timeout_msec)
1296 {
1297         const u32 cmd_fis_len = 5; /* five dwords */
1298         struct ahci_port_priv *pp = ap->private_data;
1299         void __iomem *port_mmio = ahci_port_base(ap);
1300         u8 *fis = pp->cmd_tbl;
1301         u32 tmp;
1302
1303         /* prep the command */
1304         ata_tf_to_fis(tf, pmp, is_cmd, fis);
1305         ahci_fill_cmd_slot(pp, 0, cmd_fis_len | flags | (pmp << 12));
1306
1307         /* issue & wait */
1308         writel(1, port_mmio + PORT_CMD_ISSUE);
1309
1310         if (timeout_msec) {
1311                 tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1,
1312                                         1, timeout_msec);
1313                 if (tmp & 0x1) {
1314                         ahci_kick_engine(ap, 1);
1315                         return -EBUSY;
1316                 }
1317         } else
1318                 readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1319
1320         return 0;
1321 }
1322
1323 static int ahci_do_softreset(struct ata_link *link, unsigned int *class,
1324                              int pmp, unsigned long deadline)
1325 {
1326         struct ata_port *ap = link->ap;
1327         const char *reason = NULL;
1328         unsigned long now, msecs;
1329         struct ata_taskfile tf;
1330         int rc;
1331
1332         DPRINTK("ENTER\n");
1333
1334         if (ata_link_offline(link)) {
1335                 DPRINTK("PHY reports no device\n");
1336                 *class = ATA_DEV_NONE;
1337                 return 0;
1338         }
1339
1340         /* prepare for SRST (AHCI-1.1 10.4.1) */
1341         rc = ahci_kick_engine(ap, 1);
1342         if (rc && rc != -EOPNOTSUPP)
1343                 ata_link_printk(link, KERN_WARNING,
1344                                 "failed to reset engine (errno=%d)\n", rc);
1345
1346         ata_tf_init(link->device, &tf);
1347
1348         /* issue the first D2H Register FIS */
1349         msecs = 0;
1350         now = jiffies;
1351         if (time_after(now, deadline))
1352                 msecs = jiffies_to_msecs(deadline - now);
1353
1354         tf.ctl |= ATA_SRST;
1355         if (ahci_exec_polled_cmd(ap, pmp, &tf, 0,
1356                                  AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY, msecs)) {
1357                 rc = -EIO;
1358                 reason = "1st FIS failed";
1359                 goto fail;
1360         }
1361
1362         /* spec says at least 5us, but be generous and sleep for 1ms */
1363         msleep(1);
1364
1365         /* issue the second D2H Register FIS */
1366         tf.ctl &= ~ATA_SRST;
1367         ahci_exec_polled_cmd(ap, pmp, &tf, 0, 0, 0);
1368
1369         /* wait a while before checking status */
1370         ata_wait_after_reset(ap, deadline);
1371
1372         rc = ata_wait_ready(ap, deadline);
1373         /* link occupied, -ENODEV too is an error */
1374         if (rc) {
1375                 reason = "device not ready";
1376                 goto fail;
1377         }
1378         *class = ahci_dev_classify(ap);
1379
1380         DPRINTK("EXIT, class=%u\n", *class);
1381         return 0;
1382
1383  fail:
1384         ata_link_printk(link, KERN_ERR, "softreset failed (%s)\n", reason);
1385         return rc;
1386 }
1387
1388 static int ahci_softreset(struct ata_link *link, unsigned int *class,
1389                           unsigned long deadline)
1390 {
1391         int pmp = 0;
1392
1393         if (link->ap->flags & ATA_FLAG_PMP)
1394                 pmp = SATA_PMP_CTRL_PORT;
1395
1396         return ahci_do_softreset(link, class, pmp, deadline);
1397 }
1398
1399 static int ahci_hardreset(struct ata_link *link, unsigned int *class,
1400                           unsigned long deadline)
1401 {
1402         struct ata_port *ap = link->ap;
1403         struct ahci_port_priv *pp = ap->private_data;
1404         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1405         struct ata_taskfile tf;
1406         int rc;
1407
1408         DPRINTK("ENTER\n");
1409
1410         ahci_stop_engine(ap);
1411
1412         /* clear D2H reception area to properly wait for D2H FIS */
1413         ata_tf_init(link->device, &tf);
1414         tf.command = 0x80;
1415         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
1416
1417         rc = sata_std_hardreset(link, class, deadline);
1418
1419         ahci_start_engine(ap);
1420
1421         if (rc == 0 && ata_link_online(link))
1422                 *class = ahci_dev_classify(ap);
1423         if (rc != -EAGAIN && *class == ATA_DEV_UNKNOWN)
1424                 *class = ATA_DEV_NONE;
1425
1426         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1427         return rc;
1428 }
1429
1430 static int ahci_vt8251_hardreset(struct ata_link *link, unsigned int *class,
1431                                  unsigned long deadline)
1432 {
1433         struct ata_port *ap = link->ap;
1434         u32 serror;
1435         int rc;
1436
1437         DPRINTK("ENTER\n");
1438
1439         ahci_stop_engine(ap);
1440
1441         rc = sata_link_hardreset(link, sata_ehc_deb_timing(&link->eh_context),
1442                                  deadline);
1443
1444         /* vt8251 needs SError cleared for the port to operate */
1445         ahci_scr_read(ap, SCR_ERROR, &serror);
1446         ahci_scr_write(ap, SCR_ERROR, serror);
1447
1448         ahci_start_engine(ap);
1449
1450         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1451
1452         /* vt8251 doesn't clear BSY on signature FIS reception,
1453          * request follow-up softreset.
1454          */
1455         return rc ?: -EAGAIN;
1456 }
1457
1458 static int ahci_p5wdh_hardreset(struct ata_link *link, unsigned int *class,
1459                                 unsigned long deadline)
1460 {
1461         struct ata_port *ap = link->ap;
1462         struct ahci_port_priv *pp = ap->private_data;
1463         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1464         struct ata_taskfile tf;
1465         int rc;
1466
1467         ahci_stop_engine(ap);
1468
1469         /* clear D2H reception area to properly wait for D2H FIS */
1470         ata_tf_init(link->device, &tf);
1471         tf.command = 0x80;
1472         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
1473
1474         rc = sata_link_hardreset(link, sata_ehc_deb_timing(&link->eh_context),
1475                                  deadline);
1476
1477         ahci_start_engine(ap);
1478
1479         if (rc || ata_link_offline(link))
1480                 return rc;
1481
1482         /* spec mandates ">= 2ms" before checking status */
1483         msleep(150);
1484
1485         /* The pseudo configuration device on SIMG4726 attached to
1486          * ASUS P5W-DH Deluxe doesn't send signature FIS after
1487          * hardreset if no device is attached to the first downstream
1488          * port && the pseudo device locks up on SRST w/ PMP==0.  To
1489          * work around this, wait for !BSY only briefly.  If BSY isn't
1490          * cleared, perform CLO and proceed to IDENTIFY (achieved by
1491          * ATA_LFLAG_NO_SRST and ATA_LFLAG_ASSUME_ATA).
1492          *
1493          * Wait for two seconds.  Devices attached to downstream port
1494          * which can't process the following IDENTIFY after this will
1495          * have to be reset again.  For most cases, this should
1496          * suffice while making probing snappish enough.
1497          */
1498         rc = ata_wait_ready(ap, jiffies + 2 * HZ);
1499         if (rc)
1500                 ahci_kick_engine(ap, 0);
1501
1502         return 0;
1503 }
1504
1505 static void ahci_postreset(struct ata_link *link, unsigned int *class)
1506 {
1507         struct ata_port *ap = link->ap;
1508         void __iomem *port_mmio = ahci_port_base(ap);
1509         u32 new_tmp, tmp;
1510
1511         ata_std_postreset(link, class);
1512
1513         /* Make sure port's ATAPI bit is set appropriately */
1514         new_tmp = tmp = readl(port_mmio + PORT_CMD);
1515         if (*class == ATA_DEV_ATAPI)
1516                 new_tmp |= PORT_CMD_ATAPI;
1517         else
1518                 new_tmp &= ~PORT_CMD_ATAPI;
1519         if (new_tmp != tmp) {
1520                 writel(new_tmp, port_mmio + PORT_CMD);
1521                 readl(port_mmio + PORT_CMD); /* flush */
1522         }
1523 }
1524
1525 static int ahci_pmp_softreset(struct ata_link *link, unsigned int *class,
1526                               unsigned long deadline)
1527 {
1528         return ahci_do_softreset(link, class, link->pmp, deadline);
1529 }
1530
1531 static u8 ahci_check_status(struct ata_port *ap)
1532 {
1533         void __iomem *mmio = ap->ioaddr.cmd_addr;
1534
1535         return readl(mmio + PORT_TFDATA) & 0xFF;
1536 }
1537
1538 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
1539 {
1540         struct ahci_port_priv *pp = ap->private_data;
1541         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1542
1543         ata_tf_from_fis(d2h_fis, tf);
1544 }
1545
1546 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
1547 {
1548         struct scatterlist *sg;
1549         struct ahci_sg *ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
1550         unsigned int si;
1551
1552         VPRINTK("ENTER\n");
1553
1554         /*
1555          * Next, the S/G list.
1556          */
1557         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1558                 dma_addr_t addr = sg_dma_address(sg);
1559                 u32 sg_len = sg_dma_len(sg);
1560
1561                 ahci_sg[si].addr = cpu_to_le32(addr & 0xffffffff);
1562                 ahci_sg[si].addr_hi = cpu_to_le32((addr >> 16) >> 16);
1563                 ahci_sg[si].flags_size = cpu_to_le32(sg_len - 1);
1564         }
1565
1566         return si;
1567 }
1568
1569 static void ahci_qc_prep(struct ata_queued_cmd *qc)
1570 {
1571         struct ata_port *ap = qc->ap;
1572         struct ahci_port_priv *pp = ap->private_data;
1573         int is_atapi = ata_is_atapi(qc->tf.protocol);
1574         void *cmd_tbl;
1575         u32 opts;
1576         const u32 cmd_fis_len = 5; /* five dwords */
1577         unsigned int n_elem;
1578
1579         /*
1580          * Fill in command table information.  First, the header,
1581          * a SATA Register - Host to Device command FIS.
1582          */
1583         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
1584
1585         ata_tf_to_fis(&qc->tf, qc->dev->link->pmp, 1, cmd_tbl);
1586         if (is_atapi) {
1587                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
1588                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
1589         }
1590
1591         n_elem = 0;
1592         if (qc->flags & ATA_QCFLAG_DMAMAP)
1593                 n_elem = ahci_fill_sg(qc, cmd_tbl);
1594
1595         /*
1596          * Fill in command slot information.
1597          */
1598         opts = cmd_fis_len | n_elem << 16 | (qc->dev->link->pmp << 12);
1599         if (qc->tf.flags & ATA_TFLAG_WRITE)
1600                 opts |= AHCI_CMD_WRITE;
1601         if (is_atapi)
1602                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
1603
1604         ahci_fill_cmd_slot(pp, qc->tag, opts);
1605 }
1606
1607 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
1608 {
1609         struct ahci_host_priv *hpriv = ap->host->private_data;
1610         struct ahci_port_priv *pp = ap->private_data;
1611         struct ata_eh_info *host_ehi = &ap->link.eh_info;
1612         struct ata_link *link = NULL;
1613         struct ata_queued_cmd *active_qc;
1614         struct ata_eh_info *active_ehi;
1615         u32 serror;
1616
1617         /* determine active link */
1618         ata_port_for_each_link(link, ap)
1619                 if (ata_link_active(link))
1620                         break;
1621         if (!link)
1622                 link = &ap->link;
1623
1624         active_qc = ata_qc_from_tag(ap, link->active_tag);
1625         active_ehi = &link->eh_info;
1626
1627         /* record irq stat */
1628         ata_ehi_clear_desc(host_ehi);
1629         ata_ehi_push_desc(host_ehi, "irq_stat 0x%08x", irq_stat);
1630
1631         /* AHCI needs SError cleared; otherwise, it might lock up */
1632         ahci_scr_read(ap, SCR_ERROR, &serror);
1633         ahci_scr_write(ap, SCR_ERROR, serror);
1634         host_ehi->serror |= serror;
1635
1636         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
1637         if (hpriv->flags & AHCI_HFLAG_IGN_IRQ_IF_ERR)
1638                 irq_stat &= ~PORT_IRQ_IF_ERR;
1639
1640         if (irq_stat & PORT_IRQ_TF_ERR) {
1641                 /* If qc is active, charge it; otherwise, the active
1642                  * link.  There's no active qc on NCQ errors.  It will
1643                  * be determined by EH by reading log page 10h.
1644                  */
1645                 if (active_qc)
1646                         active_qc->err_mask |= AC_ERR_DEV;
1647                 else
1648                         active_ehi->err_mask |= AC_ERR_DEV;
1649
1650                 if (hpriv->flags & AHCI_HFLAG_IGN_SERR_INTERNAL)
1651                         host_ehi->serror &= ~SERR_INTERNAL;
1652         }
1653
1654         if (irq_stat & PORT_IRQ_UNK_FIS) {
1655                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
1656
1657                 active_ehi->err_mask |= AC_ERR_HSM;
1658                 active_ehi->action |= ATA_EH_RESET;
1659                 ata_ehi_push_desc(active_ehi,
1660                                   "unknown FIS %08x %08x %08x %08x" ,
1661                                   unk[0], unk[1], unk[2], unk[3]);
1662         }
1663
1664         if (ap->nr_pmp_links && (irq_stat & PORT_IRQ_BAD_PMP)) {
1665                 active_ehi->err_mask |= AC_ERR_HSM;
1666                 active_ehi->action |= ATA_EH_RESET;
1667                 ata_ehi_push_desc(active_ehi, "incorrect PMP");
1668         }
1669
1670         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
1671                 host_ehi->err_mask |= AC_ERR_HOST_BUS;
1672                 host_ehi->action |= ATA_EH_RESET;
1673                 ata_ehi_push_desc(host_ehi, "host bus error");
1674         }
1675
1676         if (irq_stat & PORT_IRQ_IF_ERR) {
1677                 host_ehi->err_mask |= AC_ERR_ATA_BUS;
1678                 host_ehi->action |= ATA_EH_RESET;
1679                 ata_ehi_push_desc(host_ehi, "interface fatal error");
1680         }
1681
1682         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
1683                 ata_ehi_hotplugged(host_ehi);
1684                 ata_ehi_push_desc(host_ehi, "%s",
1685                         irq_stat & PORT_IRQ_CONNECT ?
1686                         "connection status changed" : "PHY RDY changed");
1687         }
1688
1689         /* okay, let's hand over to EH */
1690
1691         if (irq_stat & PORT_IRQ_FREEZE)
1692                 ata_port_freeze(ap);
1693         else
1694                 ata_port_abort(ap);
1695 }
1696
1697 static void ahci_port_intr(struct ata_port *ap)
1698 {
1699         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1700         struct ata_eh_info *ehi = &ap->link.eh_info;
1701         struct ahci_port_priv *pp = ap->private_data;
1702         struct ahci_host_priv *hpriv = ap->host->private_data;
1703         int resetting = !!(ap->pflags & ATA_PFLAG_RESETTING);
1704         u32 status, qc_active;
1705         int rc;
1706
1707         status = readl(port_mmio + PORT_IRQ_STAT);
1708         writel(status, port_mmio + PORT_IRQ_STAT);
1709
1710         /* ignore BAD_PMP while resetting */
1711         if (unlikely(resetting))
1712                 status &= ~PORT_IRQ_BAD_PMP;
1713
1714         /* If we are getting PhyRdy, this is
1715          * just a power state change, we should
1716          * clear out this, plus the PhyRdy/Comm
1717          * Wake bits from Serror
1718          */
1719         if ((hpriv->flags & AHCI_HFLAG_NO_HOTPLUG) &&
1720                 (status & PORT_IRQ_PHYRDY)) {
1721                 status &= ~PORT_IRQ_PHYRDY;
1722                 ahci_scr_write(ap, SCR_ERROR, ((1 << 16) | (1 << 18)));
1723         }
1724
1725         if (unlikely(status & PORT_IRQ_ERROR)) {
1726                 ahci_error_intr(ap, status);
1727                 return;
1728         }
1729
1730         if (status & PORT_IRQ_SDB_FIS) {
1731                 /* If SNotification is available, leave notification
1732                  * handling to sata_async_notification().  If not,
1733                  * emulate it by snooping SDB FIS RX area.
1734                  *
1735                  * Snooping FIS RX area is probably cheaper than
1736                  * poking SNotification but some constrollers which
1737                  * implement SNotification, ICH9 for example, don't
1738                  * store AN SDB FIS into receive area.
1739                  */
1740                 if (hpriv->cap & HOST_CAP_SNTF)
1741                         sata_async_notification(ap);
1742                 else {
1743                         /* If the 'N' bit in word 0 of the FIS is set,
1744                          * we just received asynchronous notification.
1745                          * Tell libata about it.
1746                          */
1747                         const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1748                         u32 f0 = le32_to_cpu(f[0]);
1749
1750                         if (f0 & (1 << 15))
1751                                 sata_async_notification(ap);
1752                 }
1753         }
1754
1755         /* pp->active_link is valid iff any command is in flight */
1756         if (ap->qc_active && pp->active_link->sactive)
1757                 qc_active = readl(port_mmio + PORT_SCR_ACT);
1758         else
1759                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
1760
1761         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
1762
1763         /* while resetting, invalid completions are expected */
1764         if (unlikely(rc < 0 && !resetting)) {
1765                 ehi->err_mask |= AC_ERR_HSM;
1766                 ehi->action |= ATA_EH_RESET;
1767                 ata_port_freeze(ap);
1768         }
1769 }
1770
1771 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
1772 {
1773         struct ata_host *host = dev_instance;
1774         struct ahci_host_priv *hpriv;
1775         unsigned int i, handled = 0;
1776         void __iomem *mmio;
1777         u32 irq_stat, irq_ack = 0;
1778
1779         VPRINTK("ENTER\n");
1780
1781         hpriv = host->private_data;
1782         mmio = host->iomap[AHCI_PCI_BAR];
1783
1784         /* sigh.  0xffffffff is a valid return from h/w */
1785         irq_stat = readl(mmio + HOST_IRQ_STAT);
1786         irq_stat &= hpriv->port_map;
1787         if (!irq_stat)
1788                 return IRQ_NONE;
1789
1790         spin_lock(&host->lock);
1791
1792         for (i = 0; i < host->n_ports; i++) {
1793                 struct ata_port *ap;
1794
1795                 if (!(irq_stat & (1 << i)))
1796                         continue;
1797
1798                 ap = host->ports[i];
1799                 if (ap) {
1800                         ahci_port_intr(ap);
1801                         VPRINTK("port %u\n", i);
1802                 } else {
1803                         VPRINTK("port %u (no irq)\n", i);
1804                         if (ata_ratelimit())
1805                                 dev_printk(KERN_WARNING, host->dev,
1806                                         "interrupt on disabled port %u\n", i);
1807                 }
1808
1809                 irq_ack |= (1 << i);
1810         }
1811
1812         if (irq_ack) {
1813                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1814                 handled = 1;
1815         }
1816
1817         spin_unlock(&host->lock);
1818
1819         VPRINTK("EXIT\n");
1820
1821         return IRQ_RETVAL(handled);
1822 }
1823
1824 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1825 {
1826         struct ata_port *ap = qc->ap;
1827         void __iomem *port_mmio = ahci_port_base(ap);
1828         struct ahci_port_priv *pp = ap->private_data;
1829
1830         /* Keep track of the currently active link.  It will be used
1831          * in completion path to determine whether NCQ phase is in
1832          * progress.
1833          */
1834         pp->active_link = qc->dev->link;
1835
1836         if (qc->tf.protocol == ATA_PROT_NCQ)
1837                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1838         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1839         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1840
1841         return 0;
1842 }
1843
1844 static void ahci_freeze(struct ata_port *ap)
1845 {
1846         void __iomem *port_mmio = ahci_port_base(ap);
1847
1848         /* turn IRQ off */
1849         writel(0, port_mmio + PORT_IRQ_MASK);
1850 }
1851
1852 static void ahci_thaw(struct ata_port *ap)
1853 {
1854         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1855         void __iomem *port_mmio = ahci_port_base(ap);
1856         u32 tmp;
1857         struct ahci_port_priv *pp = ap->private_data;
1858
1859         /* clear IRQ */
1860         tmp = readl(port_mmio + PORT_IRQ_STAT);
1861         writel(tmp, port_mmio + PORT_IRQ_STAT);
1862         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
1863
1864         /* turn IRQ back on */
1865         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
1866 }
1867
1868 static void ahci_error_handler(struct ata_port *ap)
1869 {
1870         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1871                 /* restart engine */
1872                 ahci_stop_engine(ap);
1873                 ahci_start_engine(ap);
1874         }
1875
1876         /* perform recovery */
1877         sata_pmp_do_eh(ap, ata_std_prereset, ahci_softreset,
1878                        ahci_hardreset, ahci_postreset,
1879                        sata_pmp_std_prereset, ahci_pmp_softreset,
1880                        sata_pmp_std_hardreset, sata_pmp_std_postreset);
1881 }
1882
1883 static void ahci_vt8251_error_handler(struct ata_port *ap)
1884 {
1885         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1886                 /* restart engine */
1887                 ahci_stop_engine(ap);
1888                 ahci_start_engine(ap);
1889         }
1890
1891         /* perform recovery */
1892         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_vt8251_hardreset,
1893                   ahci_postreset);
1894 }
1895
1896 static void ahci_p5wdh_error_handler(struct ata_port *ap)
1897 {
1898         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1899                 /* restart engine */
1900                 ahci_stop_engine(ap);
1901                 ahci_start_engine(ap);
1902         }
1903
1904         /* perform recovery */
1905         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_p5wdh_hardreset,
1906                   ahci_postreset);
1907 }
1908
1909 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1910 {
1911         struct ata_port *ap = qc->ap;
1912
1913         /* make DMA engine forget about the failed command */
1914         if (qc->flags & ATA_QCFLAG_FAILED)
1915                 ahci_kick_engine(ap, 1);
1916 }
1917
1918 static void ahci_pmp_attach(struct ata_port *ap)
1919 {
1920         void __iomem *port_mmio = ahci_port_base(ap);
1921         struct ahci_port_priv *pp = ap->private_data;
1922         u32 cmd;
1923
1924         cmd = readl(port_mmio + PORT_CMD);
1925         cmd |= PORT_CMD_PMP;
1926         writel(cmd, port_mmio + PORT_CMD);
1927
1928         pp->intr_mask |= PORT_IRQ_BAD_PMP;
1929         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
1930 }
1931
1932 static void ahci_pmp_detach(struct ata_port *ap)
1933 {
1934         void __iomem *port_mmio = ahci_port_base(ap);
1935         struct ahci_port_priv *pp = ap->private_data;
1936         u32 cmd;
1937
1938         cmd = readl(port_mmio + PORT_CMD);
1939         cmd &= ~PORT_CMD_PMP;
1940         writel(cmd, port_mmio + PORT_CMD);
1941
1942         pp->intr_mask &= ~PORT_IRQ_BAD_PMP;
1943         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
1944 }
1945
1946 static int ahci_port_resume(struct ata_port *ap)
1947 {
1948         ahci_power_up(ap);
1949         ahci_start_port(ap);
1950
1951         if (ap->nr_pmp_links)
1952                 ahci_pmp_attach(ap);
1953         else
1954                 ahci_pmp_detach(ap);
1955
1956         return 0;
1957 }
1958
1959 #ifdef CONFIG_PM
1960 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
1961 {
1962         const char *emsg = NULL;
1963         int rc;
1964
1965         rc = ahci_deinit_port(ap, &emsg);
1966         if (rc == 0)
1967                 ahci_power_down(ap);
1968         else {
1969                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
1970                 ahci_start_port(ap);
1971         }
1972
1973         return rc;
1974 }
1975
1976 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1977 {
1978         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1979         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1980         u32 ctl;
1981
1982         if (mesg.event & PM_EVENT_SLEEP) {
1983                 /* AHCI spec rev1.1 section 8.3.3:
1984                  * Software must disable interrupts prior to requesting a
1985                  * transition of the HBA to D3 state.
1986                  */
1987                 ctl = readl(mmio + HOST_CTL);
1988                 ctl &= ~HOST_IRQ_EN;
1989                 writel(ctl, mmio + HOST_CTL);
1990                 readl(mmio + HOST_CTL); /* flush */
1991         }
1992
1993         return ata_pci_device_suspend(pdev, mesg);
1994 }
1995
1996 static int ahci_pci_device_resume(struct pci_dev *pdev)
1997 {
1998         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1999         int rc;
2000
2001         rc = ata_pci_device_do_resume(pdev);
2002         if (rc)
2003                 return rc;
2004
2005         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
2006                 rc = ahci_reset_controller(host);
2007                 if (rc)
2008                         return rc;
2009
2010                 ahci_init_controller(host);
2011         }
2012
2013         ata_host_resume(host);
2014
2015         return 0;
2016 }
2017 #endif
2018
2019 static int ahci_port_start(struct ata_port *ap)
2020 {
2021         struct device *dev = ap->host->dev;
2022         struct ahci_port_priv *pp;
2023         void *mem;
2024         dma_addr_t mem_dma;
2025
2026         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
2027         if (!pp)
2028                 return -ENOMEM;
2029
2030         mem = dmam_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma,
2031                                   GFP_KERNEL);
2032         if (!mem)
2033                 return -ENOMEM;
2034         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
2035
2036         /*
2037          * First item in chunk of DMA memory: 32-slot command table,
2038          * 32 bytes each in size
2039          */
2040         pp->cmd_slot = mem;
2041         pp->cmd_slot_dma = mem_dma;
2042
2043         mem += AHCI_CMD_SLOT_SZ;
2044         mem_dma += AHCI_CMD_SLOT_SZ;
2045
2046         /*
2047          * Second item: Received-FIS area
2048          */
2049         pp->rx_fis = mem;
2050         pp->rx_fis_dma = mem_dma;
2051
2052         mem += AHCI_RX_FIS_SZ;
2053         mem_dma += AHCI_RX_FIS_SZ;
2054
2055         /*
2056          * Third item: data area for storing a single command
2057          * and its scatter-gather table
2058          */
2059         pp->cmd_tbl = mem;
2060         pp->cmd_tbl_dma = mem_dma;
2061
2062         /*
2063          * Save off initial list of interrupts to be enabled.
2064          * This could be changed later
2065          */
2066         pp->intr_mask = DEF_PORT_IRQ;
2067
2068         ap->private_data = pp;
2069
2070         /* engage engines, captain */
2071         return ahci_port_resume(ap);
2072 }
2073
2074 static void ahci_port_stop(struct ata_port *ap)
2075 {
2076         const char *emsg = NULL;
2077         int rc;
2078
2079         /* de-initialize port */
2080         rc = ahci_deinit_port(ap, &emsg);
2081         if (rc)
2082                 ata_port_printk(ap, KERN_WARNING, "%s (%d)\n", emsg, rc);
2083 }
2084
2085 static int ahci_configure_dma_masks(struct pci_dev *pdev, int using_dac)
2086 {
2087         int rc;
2088
2089         if (using_dac &&
2090             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
2091                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
2092                 if (rc) {
2093                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
2094                         if (rc) {
2095                                 dev_printk(KERN_ERR, &pdev->dev,
2096                                            "64-bit DMA enable failed\n");
2097                                 return rc;
2098                         }
2099                 }
2100         } else {
2101                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
2102                 if (rc) {
2103                         dev_printk(KERN_ERR, &pdev->dev,
2104                                    "32-bit DMA enable failed\n");
2105                         return rc;
2106                 }
2107                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
2108                 if (rc) {
2109                         dev_printk(KERN_ERR, &pdev->dev,
2110                                    "32-bit consistent DMA enable failed\n");
2111                         return rc;
2112                 }
2113         }
2114         return 0;
2115 }
2116
2117 static void ahci_print_info(struct ata_host *host)
2118 {
2119         struct ahci_host_priv *hpriv = host->private_data;
2120         struct pci_dev *pdev = to_pci_dev(host->dev);
2121         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
2122         u32 vers, cap, impl, speed;
2123         const char *speed_s;
2124         u16 cc;
2125         const char *scc_s;
2126
2127         vers = readl(mmio + HOST_VERSION);
2128         cap = hpriv->cap;
2129         impl = hpriv->port_map;
2130
2131         speed = (cap >> 20) & 0xf;
2132         if (speed == 1)
2133                 speed_s = "1.5";
2134         else if (speed == 2)
2135                 speed_s = "3";
2136         else
2137                 speed_s = "?";
2138
2139         pci_read_config_word(pdev, 0x0a, &cc);
2140         if (cc == PCI_CLASS_STORAGE_IDE)
2141                 scc_s = "IDE";
2142         else if (cc == PCI_CLASS_STORAGE_SATA)
2143                 scc_s = "SATA";
2144         else if (cc == PCI_CLASS_STORAGE_RAID)
2145                 scc_s = "RAID";
2146         else
2147                 scc_s = "unknown";
2148
2149         dev_printk(KERN_INFO, &pdev->dev,
2150                 "AHCI %02x%02x.%02x%02x "
2151                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
2152                 ,
2153
2154                 (vers >> 24) & 0xff,
2155                 (vers >> 16) & 0xff,
2156                 (vers >> 8) & 0xff,
2157                 vers & 0xff,
2158
2159                 ((cap >> 8) & 0x1f) + 1,
2160                 (cap & 0x1f) + 1,
2161                 speed_s,
2162                 impl,
2163                 scc_s);
2164
2165         dev_printk(KERN_INFO, &pdev->dev,
2166                 "flags: "
2167                 "%s%s%s%s%s%s%s"
2168                 "%s%s%s%s%s%s%s\n"
2169                 ,
2170
2171                 cap & (1 << 31) ? "64bit " : "",
2172                 cap & (1 << 30) ? "ncq " : "",
2173                 cap & (1 << 29) ? "sntf " : "",
2174                 cap & (1 << 28) ? "ilck " : "",
2175                 cap & (1 << 27) ? "stag " : "",
2176                 cap & (1 << 26) ? "pm " : "",
2177                 cap & (1 << 25) ? "led " : "",
2178
2179                 cap & (1 << 24) ? "clo " : "",
2180                 cap & (1 << 19) ? "nz " : "",
2181                 cap & (1 << 18) ? "only " : "",
2182                 cap & (1 << 17) ? "pmp " : "",
2183                 cap & (1 << 15) ? "pio " : "",
2184                 cap & (1 << 14) ? "slum " : "",
2185                 cap & (1 << 13) ? "part " : ""
2186                 );
2187 }
2188
2189 /* On ASUS P5W DH Deluxe, the second port of PCI device 00:1f.2 is
2190  * hardwired to on-board SIMG 4726.  The chipset is ICH8 and doesn't
2191  * support PMP and the 4726 either directly exports the device
2192  * attached to the first downstream port or acts as a hardware storage
2193  * controller and emulate a single ATA device (can be RAID 0/1 or some
2194  * other configuration).
2195  *
2196  * When there's no device attached to the first downstream port of the
2197  * 4726, "Config Disk" appears, which is a pseudo ATA device to
2198  * configure the 4726.  However, ATA emulation of the device is very
2199  * lame.  It doesn't send signature D2H Reg FIS after the initial
2200  * hardreset, pukes on SRST w/ PMP==0 and has bunch of other issues.
2201  *
2202  * The following function works around the problem by always using
2203  * hardreset on the port and not depending on receiving signature FIS
2204  * afterward.  If signature FIS isn't received soon, ATA class is
2205  * assumed without follow-up softreset.
2206  */
2207 static void ahci_p5wdh_workaround(struct ata_host *host)
2208 {
2209         static struct dmi_system_id sysids[] = {
2210                 {
2211                         .ident = "P5W DH Deluxe",
2212                         .matches = {
2213                                 DMI_MATCH(DMI_SYS_VENDOR,
2214                                           "ASUSTEK COMPUTER INC"),
2215                                 DMI_MATCH(DMI_PRODUCT_NAME, "P5W DH Deluxe"),
2216                         },
2217                 },
2218                 { }
2219         };
2220         struct pci_dev *pdev = to_pci_dev(host->dev);
2221
2222         if (pdev->bus->number == 0 && pdev->devfn == PCI_DEVFN(0x1f, 2) &&
2223             dmi_check_system(sysids)) {
2224                 struct ata_port *ap = host->ports[1];
2225
2226                 dev_printk(KERN_INFO, &pdev->dev, "enabling ASUS P5W DH "
2227                            "Deluxe on-board SIMG4726 workaround\n");
2228
2229                 ap->ops = &ahci_p5wdh_ops;
2230                 ap->link.flags |= ATA_LFLAG_NO_SRST | ATA_LFLAG_ASSUME_ATA;
2231         }
2232 }
2233
2234 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
2235 {
2236         static int printed_version;
2237         struct ata_port_info pi = ahci_port_info[ent->driver_data];
2238         const struct ata_port_info *ppi[] = { &pi, NULL };
2239         struct device *dev = &pdev->dev;
2240         struct ahci_host_priv *hpriv;
2241         struct ata_host *host;
2242         int n_ports, i, rc;
2243
2244         VPRINTK("ENTER\n");
2245
2246         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
2247
2248         if (!printed_version++)
2249                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
2250
2251         /* acquire resources */
2252         rc = pcim_enable_device(pdev);
2253         if (rc)
2254                 return rc;
2255
2256         /* AHCI controllers often implement SFF compatible interface.
2257          * Grab all PCI BARs just in case.
2258          */
2259         rc = pcim_iomap_regions_request_all(pdev, 1 << AHCI_PCI_BAR, DRV_NAME);
2260         if (rc == -EBUSY)
2261                 pcim_pin_device(pdev);
2262         if (rc)
2263                 return rc;
2264
2265         if (pdev->vendor == PCI_VENDOR_ID_INTEL &&
2266             (pdev->device == 0x2652 || pdev->device == 0x2653)) {
2267                 u8 map;
2268
2269                 /* ICH6s share the same PCI ID for both piix and ahci
2270                  * modes.  Enabling ahci mode while MAP indicates
2271                  * combined mode is a bad idea.  Yield to ata_piix.
2272                  */
2273                 pci_read_config_byte(pdev, ICH_MAP, &map);
2274                 if (map & 0x3) {
2275                         dev_printk(KERN_INFO, &pdev->dev, "controller is in "
2276                                    "combined mode, can't enable AHCI mode\n");
2277                         return -ENODEV;
2278                 }
2279         }
2280
2281         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
2282         if (!hpriv)
2283                 return -ENOMEM;
2284         hpriv->flags |= (unsigned long)pi.private_data;
2285
2286         if ((hpriv->flags & AHCI_HFLAG_NO_MSI) || pci_enable_msi(pdev))
2287                 pci_intx(pdev, 1);
2288
2289         /* save initial config */
2290         ahci_save_initial_config(pdev, hpriv);
2291
2292         /* prepare host */
2293         if (hpriv->cap & HOST_CAP_NCQ)
2294                 pi.flags |= ATA_FLAG_NCQ;
2295
2296         if (hpriv->cap & HOST_CAP_PMP)
2297                 pi.flags |= ATA_FLAG_PMP;
2298
2299         /* CAP.NP sometimes indicate the index of the last enabled
2300          * port, at other times, that of the last possible port, so
2301          * determining the maximum port number requires looking at
2302          * both CAP.NP and port_map.
2303          */
2304         n_ports = max(ahci_nr_ports(hpriv->cap), fls(hpriv->port_map));
2305
2306         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
2307         if (!host)
2308                 return -ENOMEM;
2309         host->iomap = pcim_iomap_table(pdev);
2310         host->private_data = hpriv;
2311
2312         for (i = 0; i < host->n_ports; i++) {
2313                 struct ata_port *ap = host->ports[i];
2314                 void __iomem *port_mmio = ahci_port_base(ap);
2315
2316                 ata_port_pbar_desc(ap, AHCI_PCI_BAR, -1, "abar");
2317                 ata_port_pbar_desc(ap, AHCI_PCI_BAR,
2318                                    0x100 + ap->port_no * 0x80, "port");
2319
2320                 /* set initial link pm policy */
2321                 ap->pm_policy = NOT_AVAILABLE;
2322
2323                 /* standard SATA port setup */
2324                 if (hpriv->port_map & (1 << i))
2325                         ap->ioaddr.cmd_addr = port_mmio;
2326
2327                 /* disabled/not-implemented port */
2328                 else
2329                         ap->ops = &ata_dummy_port_ops;
2330         }
2331
2332         /* apply workaround for ASUS P5W DH Deluxe mainboard */
2333         ahci_p5wdh_workaround(host);
2334
2335         /* initialize adapter */
2336         rc = ahci_configure_dma_masks(pdev, hpriv->cap & HOST_CAP_64);
2337         if (rc)
2338                 return rc;
2339
2340         rc = ahci_reset_controller(host);
2341         if (rc)
2342                 return rc;
2343
2344         ahci_init_controller(host);
2345         ahci_print_info(host);
2346
2347         pci_set_master(pdev);
2348         return ata_host_activate(host, pdev->irq, ahci_interrupt, IRQF_SHARED,
2349                                  &ahci_sht);
2350 }
2351
2352 static int __init ahci_init(void)
2353 {
2354         return pci_register_driver(&ahci_pci_driver);
2355 }
2356
2357 static void __exit ahci_exit(void)
2358 {
2359         pci_unregister_driver(&ahci_pci_driver);
2360 }
2361
2362
2363 MODULE_AUTHOR("Jeff Garzik");
2364 MODULE_DESCRIPTION("AHCI SATA low-level driver");
2365 MODULE_LICENSE("GPL");
2366 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
2367 MODULE_VERSION(DRV_VERSION);
2368
2369 module_init(ahci_init);
2370 module_exit(ahci_exit);