]> err.no Git - linux-2.6/blob - arch/x86/kernel/apic_64.c
x86: cleanup early per cpu variables/accesses v4
[linux-2.6] / arch / x86 / kernel / apic_64.c
1 /*
2  *      Local APIC handling, local APIC timers
3  *
4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
5  *
6  *      Fixes
7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
8  *                                      thanks to Eric Gilmore
9  *                                      and Rolf G. Tews
10  *                                      for testing these extensively.
11  *      Maciej W. Rozycki       :       Various updates and fixes.
12  *      Mikael Pettersson       :       Power Management for UP-APIC.
13  *      Pavel Machek and
14  *      Mikael Pettersson       :       PM converted to driver model.
15  */
16
17 #include <linux/init.h>
18
19 #include <linux/mm.h>
20 #include <linux/delay.h>
21 #include <linux/bootmem.h>
22 #include <linux/interrupt.h>
23 #include <linux/mc146818rtc.h>
24 #include <linux/kernel_stat.h>
25 #include <linux/sysdev.h>
26 #include <linux/ioport.h>
27 #include <linux/clockchips.h>
28 #include <linux/acpi_pmtmr.h>
29 #include <linux/module.h>
30
31 #include <asm/atomic.h>
32 #include <asm/smp.h>
33 #include <asm/mtrr.h>
34 #include <asm/mpspec.h>
35 #include <asm/hpet.h>
36 #include <asm/pgalloc.h>
37 #include <asm/nmi.h>
38 #include <asm/idle.h>
39 #include <asm/proto.h>
40 #include <asm/timex.h>
41 #include <asm/apic.h>
42
43 #include <mach_ipi.h>
44 #include <mach_apic.h>
45
46 int disable_apic_timer __cpuinitdata;
47 static int apic_calibrate_pmtmr __initdata;
48 int disable_apic;
49
50 /* Local APIC timer works in C2 */
51 int local_apic_timer_c2_ok;
52 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
53
54 /*
55  * Debug level, exported for io_apic.c
56  */
57 int apic_verbosity;
58
59 static struct resource lapic_resource = {
60         .name = "Local APIC",
61         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
62 };
63
64 static unsigned int calibration_result;
65
66 static int lapic_next_event(unsigned long delta,
67                             struct clock_event_device *evt);
68 static void lapic_timer_setup(enum clock_event_mode mode,
69                               struct clock_event_device *evt);
70 static void lapic_timer_broadcast(cpumask_t mask);
71 static void apic_pm_activate(void);
72
73 static struct clock_event_device lapic_clockevent = {
74         .name           = "lapic",
75         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
76                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
77         .shift          = 32,
78         .set_mode       = lapic_timer_setup,
79         .set_next_event = lapic_next_event,
80         .broadcast      = lapic_timer_broadcast,
81         .rating         = 100,
82         .irq            = -1,
83 };
84 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
85
86 static unsigned long apic_phys;
87
88 unsigned long mp_lapic_addr;
89
90 unsigned int __cpuinitdata maxcpus = NR_CPUS;
91 /*
92  * Get the LAPIC version
93  */
94 static inline int lapic_get_version(void)
95 {
96         return GET_APIC_VERSION(apic_read(APIC_LVR));
97 }
98
99 /*
100  * Check, if the APIC is integrated or a seperate chip
101  */
102 static inline int lapic_is_integrated(void)
103 {
104         return 1;
105 }
106
107 /*
108  * Check, whether this is a modern or a first generation APIC
109  */
110 static int modern_apic(void)
111 {
112         /* AMD systems use old APIC versions, so check the CPU */
113         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
114             boot_cpu_data.x86 >= 0xf)
115                 return 1;
116         return lapic_get_version() >= 0x14;
117 }
118
119 void apic_wait_icr_idle(void)
120 {
121         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
122                 cpu_relax();
123 }
124
125 u32 safe_apic_wait_icr_idle(void)
126 {
127         u32 send_status;
128         int timeout;
129
130         timeout = 0;
131         do {
132                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
133                 if (!send_status)
134                         break;
135                 udelay(100);
136         } while (timeout++ < 1000);
137
138         return send_status;
139 }
140
141 /**
142  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
143  */
144 void __cpuinit enable_NMI_through_LVT0(void)
145 {
146         unsigned int v;
147
148         /* unmask and set to NMI */
149         v = APIC_DM_NMI;
150         apic_write(APIC_LVT0, v);
151 }
152
153 /**
154  * lapic_get_maxlvt - get the maximum number of local vector table entries
155  */
156 int lapic_get_maxlvt(void)
157 {
158         unsigned int v, maxlvt;
159
160         v = apic_read(APIC_LVR);
161         maxlvt = GET_APIC_MAXLVT(v);
162         return maxlvt;
163 }
164
165 /*
166  * This function sets up the local APIC timer, with a timeout of
167  * 'clocks' APIC bus clock. During calibration we actually call
168  * this function twice on the boot CPU, once with a bogus timeout
169  * value, second time for real. The other (noncalibrating) CPUs
170  * call this function only once, with the real, calibrated value.
171  *
172  * We do reads before writes even if unnecessary, to get around the
173  * P5 APIC double write bug.
174  */
175
176 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
177 {
178         unsigned int lvtt_value, tmp_value;
179
180         lvtt_value = LOCAL_TIMER_VECTOR;
181         if (!oneshot)
182                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
183         if (!irqen)
184                 lvtt_value |= APIC_LVT_MASKED;
185
186         apic_write(APIC_LVTT, lvtt_value);
187
188         /*
189          * Divide PICLK by 16
190          */
191         tmp_value = apic_read(APIC_TDCR);
192         apic_write(APIC_TDCR, (tmp_value
193                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
194                                 | APIC_TDR_DIV_16);
195
196         if (!oneshot)
197                 apic_write(APIC_TMICT, clocks);
198 }
199
200 /*
201  * Setup extended LVT, AMD specific (K8, family 10h)
202  *
203  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
204  * MCE interrupts are supported. Thus MCE offset must be set to 0.
205  */
206
207 #define APIC_EILVT_LVTOFF_MCE 0
208 #define APIC_EILVT_LVTOFF_IBS 1
209
210 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
211 {
212         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
213         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
214
215         apic_write(reg, v);
216 }
217
218 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
219 {
220         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
221         return APIC_EILVT_LVTOFF_MCE;
222 }
223
224 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
225 {
226         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
227         return APIC_EILVT_LVTOFF_IBS;
228 }
229
230 /*
231  * Program the next event, relative to now
232  */
233 static int lapic_next_event(unsigned long delta,
234                             struct clock_event_device *evt)
235 {
236         apic_write(APIC_TMICT, delta);
237         return 0;
238 }
239
240 /*
241  * Setup the lapic timer in periodic or oneshot mode
242  */
243 static void lapic_timer_setup(enum clock_event_mode mode,
244                               struct clock_event_device *evt)
245 {
246         unsigned long flags;
247         unsigned int v;
248
249         /* Lapic used as dummy for broadcast ? */
250         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
251                 return;
252
253         local_irq_save(flags);
254
255         switch (mode) {
256         case CLOCK_EVT_MODE_PERIODIC:
257         case CLOCK_EVT_MODE_ONESHOT:
258                 __setup_APIC_LVTT(calibration_result,
259                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
260                 break;
261         case CLOCK_EVT_MODE_UNUSED:
262         case CLOCK_EVT_MODE_SHUTDOWN:
263                 v = apic_read(APIC_LVTT);
264                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
265                 apic_write(APIC_LVTT, v);
266                 break;
267         case CLOCK_EVT_MODE_RESUME:
268                 /* Nothing to do here */
269                 break;
270         }
271
272         local_irq_restore(flags);
273 }
274
275 /*
276  * Local APIC timer broadcast function
277  */
278 static void lapic_timer_broadcast(cpumask_t mask)
279 {
280 #ifdef CONFIG_SMP
281         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
282 #endif
283 }
284
285 /*
286  * Setup the local APIC timer for this CPU. Copy the initilized values
287  * of the boot CPU and register the clock event in the framework.
288  */
289 static void setup_APIC_timer(void)
290 {
291         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
292
293         memcpy(levt, &lapic_clockevent, sizeof(*levt));
294         levt->cpumask = cpumask_of_cpu(smp_processor_id());
295
296         clockevents_register_device(levt);
297 }
298
299 /*
300  * In this function we calibrate APIC bus clocks to the external
301  * timer. Unfortunately we cannot use jiffies and the timer irq
302  * to calibrate, since some later bootup code depends on getting
303  * the first irq? Ugh.
304  *
305  * We want to do the calibration only once since we
306  * want to have local timer irqs syncron. CPUs connected
307  * by the same APIC bus have the very same bus frequency.
308  * And we want to have irqs off anyways, no accidental
309  * APIC irq that way.
310  */
311
312 #define TICK_COUNT 100000000
313
314 static void __init calibrate_APIC_clock(void)
315 {
316         unsigned apic, apic_start;
317         unsigned long tsc, tsc_start;
318         int result;
319
320         local_irq_disable();
321
322         /*
323          * Put whatever arbitrary (but long enough) timeout
324          * value into the APIC clock, we just want to get the
325          * counter running for calibration.
326          *
327          * No interrupt enable !
328          */
329         __setup_APIC_LVTT(250000000, 0, 0);
330
331         apic_start = apic_read(APIC_TMCCT);
332 #ifdef CONFIG_X86_PM_TIMER
333         if (apic_calibrate_pmtmr && pmtmr_ioport) {
334                 pmtimer_wait(5000);  /* 5ms wait */
335                 apic = apic_read(APIC_TMCCT);
336                 result = (apic_start - apic) * 1000L / 5;
337         } else
338 #endif
339         {
340                 rdtscll(tsc_start);
341
342                 do {
343                         apic = apic_read(APIC_TMCCT);
344                         rdtscll(tsc);
345                 } while ((tsc - tsc_start) < TICK_COUNT &&
346                                 (apic_start - apic) < TICK_COUNT);
347
348                 result = (apic_start - apic) * 1000L * tsc_khz /
349                                         (tsc - tsc_start);
350         }
351
352         local_irq_enable();
353
354         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
355
356         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
357                 result / 1000 / 1000, result / 1000 % 1000);
358
359         /* Calculate the scaled math multiplication factor */
360         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC,
361                                        lapic_clockevent.shift);
362         lapic_clockevent.max_delta_ns =
363                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
364         lapic_clockevent.min_delta_ns =
365                 clockevent_delta2ns(0xF, &lapic_clockevent);
366
367         calibration_result = result / HZ;
368 }
369
370 /*
371  * Setup the boot APIC
372  *
373  * Calibrate and verify the result.
374  */
375 void __init setup_boot_APIC_clock(void)
376 {
377         /*
378          * The local apic timer can be disabled via the kernel commandline.
379          * Register the lapic timer as a dummy clock event source on SMP
380          * systems, so the broadcast mechanism is used. On UP systems simply
381          * ignore it.
382          */
383         if (disable_apic_timer) {
384                 printk(KERN_INFO "Disabling APIC timer\n");
385                 /* No broadcast on UP ! */
386                 if (num_possible_cpus() > 1) {
387                         lapic_clockevent.mult = 1;
388                         setup_APIC_timer();
389                 }
390                 return;
391         }
392
393         printk(KERN_INFO "Using local APIC timer interrupts.\n");
394         calibrate_APIC_clock();
395
396         /*
397          * Do a sanity check on the APIC calibration result
398          */
399         if (calibration_result < (1000000 / HZ)) {
400                 printk(KERN_WARNING
401                        "APIC frequency too slow, disabling apic timer\n");
402                 /* No broadcast on UP ! */
403                 if (num_possible_cpus() > 1)
404                         setup_APIC_timer();
405                 return;
406         }
407
408         /*
409          * If nmi_watchdog is set to IO_APIC, we need the
410          * PIT/HPET going.  Otherwise register lapic as a dummy
411          * device.
412          */
413         if (nmi_watchdog != NMI_IO_APIC)
414                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
415         else
416                 printk(KERN_WARNING "APIC timer registered as dummy,"
417                        " due to nmi_watchdog=1!\n");
418
419         setup_APIC_timer();
420 }
421
422 /*
423  * AMD C1E enabled CPUs have a real nasty problem: Some BIOSes set the
424  * C1E flag only in the secondary CPU, so when we detect the wreckage
425  * we already have enabled the boot CPU local apic timer. Check, if
426  * disable_apic_timer is set and the DUMMY flag is cleared. If yes,
427  * set the DUMMY flag again and force the broadcast mode in the
428  * clockevents layer.
429  */
430 static void __cpuinit check_boot_apic_timer_broadcast(void)
431 {
432         if (!disable_apic_timer ||
433             (lapic_clockevent.features & CLOCK_EVT_FEAT_DUMMY))
434                 return;
435
436         printk(KERN_INFO "AMD C1E detected late. Force timer broadcast.\n");
437         lapic_clockevent.features |= CLOCK_EVT_FEAT_DUMMY;
438
439         local_irq_enable();
440         clockevents_notify(CLOCK_EVT_NOTIFY_BROADCAST_FORCE,
441                            &boot_cpu_physical_apicid);
442         local_irq_disable();
443 }
444
445 void __cpuinit setup_secondary_APIC_clock(void)
446 {
447         check_boot_apic_timer_broadcast();
448         setup_APIC_timer();
449 }
450
451 /*
452  * The guts of the apic timer interrupt
453  */
454 static void local_apic_timer_interrupt(void)
455 {
456         int cpu = smp_processor_id();
457         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
458
459         /*
460          * Normally we should not be here till LAPIC has been initialized but
461          * in some cases like kdump, its possible that there is a pending LAPIC
462          * timer interrupt from previous kernel's context and is delivered in
463          * new kernel the moment interrupts are enabled.
464          *
465          * Interrupts are enabled early and LAPIC is setup much later, hence
466          * its possible that when we get here evt->event_handler is NULL.
467          * Check for event_handler being NULL and discard the interrupt as
468          * spurious.
469          */
470         if (!evt->event_handler) {
471                 printk(KERN_WARNING
472                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
473                 /* Switch it off */
474                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
475                 return;
476         }
477
478         /*
479          * the NMI deadlock-detector uses this.
480          */
481         add_pda(apic_timer_irqs, 1);
482
483         evt->event_handler(evt);
484 }
485
486 /*
487  * Local APIC timer interrupt. This is the most natural way for doing
488  * local interrupts, but local timer interrupts can be emulated by
489  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
490  *
491  * [ if a single-CPU system runs an SMP kernel then we call the local
492  *   interrupt as well. Thus we cannot inline the local irq ... ]
493  */
494 void smp_apic_timer_interrupt(struct pt_regs *regs)
495 {
496         struct pt_regs *old_regs = set_irq_regs(regs);
497
498         /*
499          * NOTE! We'd better ACK the irq immediately,
500          * because timer handling can be slow.
501          */
502         ack_APIC_irq();
503         /*
504          * update_process_times() expects us to have done irq_enter().
505          * Besides, if we don't timer interrupts ignore the global
506          * interrupt lock, which is the WrongThing (tm) to do.
507          */
508         exit_idle();
509         irq_enter();
510         local_apic_timer_interrupt();
511         irq_exit();
512         set_irq_regs(old_regs);
513 }
514
515 int setup_profiling_timer(unsigned int multiplier)
516 {
517         return -EINVAL;
518 }
519
520
521 /*
522  * Local APIC start and shutdown
523  */
524
525 /**
526  * clear_local_APIC - shutdown the local APIC
527  *
528  * This is called, when a CPU is disabled and before rebooting, so the state of
529  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
530  * leftovers during boot.
531  */
532 void clear_local_APIC(void)
533 {
534         int maxlvt;
535         u32 v;
536
537         /* APIC hasn't been mapped yet */
538         if (!apic_phys)
539                 return;
540
541         maxlvt = lapic_get_maxlvt();
542         /*
543          * Masking an LVT entry can trigger a local APIC error
544          * if the vector is zero. Mask LVTERR first to prevent this.
545          */
546         if (maxlvt >= 3) {
547                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
548                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
549         }
550         /*
551          * Careful: we have to set masks only first to deassert
552          * any level-triggered sources.
553          */
554         v = apic_read(APIC_LVTT);
555         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
556         v = apic_read(APIC_LVT0);
557         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
558         v = apic_read(APIC_LVT1);
559         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
560         if (maxlvt >= 4) {
561                 v = apic_read(APIC_LVTPC);
562                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
563         }
564
565         /*
566          * Clean APIC state for other OSs:
567          */
568         apic_write(APIC_LVTT, APIC_LVT_MASKED);
569         apic_write(APIC_LVT0, APIC_LVT_MASKED);
570         apic_write(APIC_LVT1, APIC_LVT_MASKED);
571         if (maxlvt >= 3)
572                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
573         if (maxlvt >= 4)
574                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
575         apic_write(APIC_ESR, 0);
576         apic_read(APIC_ESR);
577 }
578
579 /**
580  * disable_local_APIC - clear and disable the local APIC
581  */
582 void disable_local_APIC(void)
583 {
584         unsigned int value;
585
586         clear_local_APIC();
587
588         /*
589          * Disable APIC (implies clearing of registers
590          * for 82489DX!).
591          */
592         value = apic_read(APIC_SPIV);
593         value &= ~APIC_SPIV_APIC_ENABLED;
594         apic_write(APIC_SPIV, value);
595 }
596
597 void lapic_shutdown(void)
598 {
599         unsigned long flags;
600
601         if (!cpu_has_apic)
602                 return;
603
604         local_irq_save(flags);
605
606         disable_local_APIC();
607
608         local_irq_restore(flags);
609 }
610
611 /*
612  * This is to verify that we're looking at a real local APIC.
613  * Check these against your board if the CPUs aren't getting
614  * started for no apparent reason.
615  */
616 int __init verify_local_APIC(void)
617 {
618         unsigned int reg0, reg1;
619
620         /*
621          * The version register is read-only in a real APIC.
622          */
623         reg0 = apic_read(APIC_LVR);
624         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
625         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
626         reg1 = apic_read(APIC_LVR);
627         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
628
629         /*
630          * The two version reads above should print the same
631          * numbers.  If the second one is different, then we
632          * poke at a non-APIC.
633          */
634         if (reg1 != reg0)
635                 return 0;
636
637         /*
638          * Check if the version looks reasonably.
639          */
640         reg1 = GET_APIC_VERSION(reg0);
641         if (reg1 == 0x00 || reg1 == 0xff)
642                 return 0;
643         reg1 = lapic_get_maxlvt();
644         if (reg1 < 0x02 || reg1 == 0xff)
645                 return 0;
646
647         /*
648          * The ID register is read/write in a real APIC.
649          */
650         reg0 = read_apic_id();
651         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
652         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
653         reg1 = read_apic_id();
654         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
655         apic_write(APIC_ID, reg0);
656         if (reg1 != (reg0 ^ APIC_ID_MASK))
657                 return 0;
658
659         /*
660          * The next two are just to see if we have sane values.
661          * They're only really relevant if we're in Virtual Wire
662          * compatibility mode, but most boxes are anymore.
663          */
664         reg0 = apic_read(APIC_LVT0);
665         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
666         reg1 = apic_read(APIC_LVT1);
667         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
668
669         return 1;
670 }
671
672 /**
673  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
674  */
675 void __init sync_Arb_IDs(void)
676 {
677         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
678         if (modern_apic())
679                 return;
680
681         /*
682          * Wait for idle.
683          */
684         apic_wait_icr_idle();
685
686         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
687         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
688                                 | APIC_DM_INIT);
689 }
690
691 /*
692  * An initial setup of the virtual wire mode.
693  */
694 void __init init_bsp_APIC(void)
695 {
696         unsigned int value;
697
698         /*
699          * Don't do the setup now if we have a SMP BIOS as the
700          * through-I/O-APIC virtual wire mode might be active.
701          */
702         if (smp_found_config || !cpu_has_apic)
703                 return;
704
705         value = apic_read(APIC_LVR);
706
707         /*
708          * Do not trust the local APIC being empty at bootup.
709          */
710         clear_local_APIC();
711
712         /*
713          * Enable APIC.
714          */
715         value = apic_read(APIC_SPIV);
716         value &= ~APIC_VECTOR_MASK;
717         value |= APIC_SPIV_APIC_ENABLED;
718         value |= APIC_SPIV_FOCUS_DISABLED;
719         value |= SPURIOUS_APIC_VECTOR;
720         apic_write(APIC_SPIV, value);
721
722         /*
723          * Set up the virtual wire mode.
724          */
725         apic_write(APIC_LVT0, APIC_DM_EXTINT);
726         value = APIC_DM_NMI;
727         apic_write(APIC_LVT1, value);
728 }
729
730 /**
731  * setup_local_APIC - setup the local APIC
732  */
733 void __cpuinit setup_local_APIC(void)
734 {
735         unsigned int value;
736         int i, j;
737
738         preempt_disable();
739         value = apic_read(APIC_LVR);
740
741         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
742
743         /*
744          * Double-check whether this APIC is really registered.
745          * This is meaningless in clustered apic mode, so we skip it.
746          */
747         if (!apic_id_registered())
748                 BUG();
749
750         /*
751          * Intel recommends to set DFR, LDR and TPR before enabling
752          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
753          * document number 292116).  So here it goes...
754          */
755         init_apic_ldr();
756
757         /*
758          * Set Task Priority to 'accept all'. We never change this
759          * later on.
760          */
761         value = apic_read(APIC_TASKPRI);
762         value &= ~APIC_TPRI_MASK;
763         apic_write(APIC_TASKPRI, value);
764
765         /*
766          * After a crash, we no longer service the interrupts and a pending
767          * interrupt from previous kernel might still have ISR bit set.
768          *
769          * Most probably by now CPU has serviced that pending interrupt and
770          * it might not have done the ack_APIC_irq() because it thought,
771          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
772          * does not clear the ISR bit and cpu thinks it has already serivced
773          * the interrupt. Hence a vector might get locked. It was noticed
774          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
775          */
776         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
777                 value = apic_read(APIC_ISR + i*0x10);
778                 for (j = 31; j >= 0; j--) {
779                         if (value & (1<<j))
780                                 ack_APIC_irq();
781                 }
782         }
783
784         /*
785          * Now that we are all set up, enable the APIC
786          */
787         value = apic_read(APIC_SPIV);
788         value &= ~APIC_VECTOR_MASK;
789         /*
790          * Enable APIC
791          */
792         value |= APIC_SPIV_APIC_ENABLED;
793
794         /* We always use processor focus */
795
796         /*
797          * Set spurious IRQ vector
798          */
799         value |= SPURIOUS_APIC_VECTOR;
800         apic_write(APIC_SPIV, value);
801
802         /*
803          * Set up LVT0, LVT1:
804          *
805          * set up through-local-APIC on the BP's LINT0. This is not
806          * strictly necessary in pure symmetric-IO mode, but sometimes
807          * we delegate interrupts to the 8259A.
808          */
809         /*
810          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
811          */
812         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
813         if (!smp_processor_id() && !value) {
814                 value = APIC_DM_EXTINT;
815                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
816                             smp_processor_id());
817         } else {
818                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
819                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
820                             smp_processor_id());
821         }
822         apic_write(APIC_LVT0, value);
823
824         /*
825          * only the BP should see the LINT1 NMI signal, obviously.
826          */
827         if (!smp_processor_id())
828                 value = APIC_DM_NMI;
829         else
830                 value = APIC_DM_NMI | APIC_LVT_MASKED;
831         apic_write(APIC_LVT1, value);
832         preempt_enable();
833 }
834
835 static void __cpuinit lapic_setup_esr(void)
836 {
837         unsigned maxlvt = lapic_get_maxlvt();
838
839         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
840         /*
841          * spec says clear errors after enabling vector.
842          */
843         if (maxlvt > 3)
844                 apic_write(APIC_ESR, 0);
845 }
846
847 void __cpuinit end_local_APIC_setup(void)
848 {
849         lapic_setup_esr();
850         nmi_watchdog_default();
851         setup_apic_nmi_watchdog(NULL);
852         apic_pm_activate();
853 }
854
855 /*
856  * Detect and enable local APICs on non-SMP boards.
857  * Original code written by Keir Fraser.
858  * On AMD64 we trust the BIOS - if it says no APIC it is likely
859  * not correctly set up (usually the APIC timer won't work etc.)
860  */
861 static int __init detect_init_APIC(void)
862 {
863         if (!cpu_has_apic) {
864                 printk(KERN_INFO "No local APIC present\n");
865                 return -1;
866         }
867
868         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
869         boot_cpu_physical_apicid = 0;
870         return 0;
871 }
872
873 void __init early_init_lapic_mapping(void)
874 {
875         unsigned long apic_phys;
876
877         /*
878          * If no local APIC can be found then go out
879          * : it means there is no mpatable and MADT
880          */
881         if (!smp_found_config)
882                 return;
883
884         apic_phys = mp_lapic_addr;
885
886         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
887         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
888                                  APIC_BASE, apic_phys);
889
890         /*
891          * Fetch the APIC ID of the BSP in case we have a
892          * default configuration (or the MP table is broken).
893          */
894         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
895 }
896
897 /**
898  * init_apic_mappings - initialize APIC mappings
899  */
900 void __init init_apic_mappings(void)
901 {
902         /*
903          * If no local APIC can be found then set up a fake all
904          * zeroes page to simulate the local APIC and another
905          * one for the IO-APIC.
906          */
907         if (!smp_found_config && detect_init_APIC()) {
908                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
909                 apic_phys = __pa(apic_phys);
910         } else
911                 apic_phys = mp_lapic_addr;
912
913         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
914         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
915                                 APIC_BASE, apic_phys);
916
917         /*
918          * Fetch the APIC ID of the BSP in case we have a
919          * default configuration (or the MP table is broken).
920          */
921         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
922 }
923
924 /*
925  * This initializes the IO-APIC and APIC hardware if this is
926  * a UP kernel.
927  */
928 int __init APIC_init_uniprocessor(void)
929 {
930         if (disable_apic) {
931                 printk(KERN_INFO "Apic disabled\n");
932                 return -1;
933         }
934         if (!cpu_has_apic) {
935                 disable_apic = 1;
936                 printk(KERN_INFO "Apic disabled by BIOS\n");
937                 return -1;
938         }
939
940         verify_local_APIC();
941
942         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
943         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
944
945         setup_local_APIC();
946
947         /*
948          * Now enable IO-APICs, actually call clear_IO_APIC
949          * We need clear_IO_APIC before enabling vector on BP
950          */
951         if (!skip_ioapic_setup && nr_ioapics)
952                 enable_IO_APIC();
953
954         end_local_APIC_setup();
955
956         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
957                 setup_IO_APIC();
958         else
959                 nr_ioapics = 0;
960         setup_boot_APIC_clock();
961         check_nmi_watchdog();
962         return 0;
963 }
964
965 /*
966  * Local APIC interrupts
967  */
968
969 /*
970  * This interrupt should _never_ happen with our APIC/SMP architecture
971  */
972 asmlinkage void smp_spurious_interrupt(void)
973 {
974         unsigned int v;
975         exit_idle();
976         irq_enter();
977         /*
978          * Check if this really is a spurious interrupt and ACK it
979          * if it is a vectored one.  Just in case...
980          * Spurious interrupts should not be ACKed.
981          */
982         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
983         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
984                 ack_APIC_irq();
985
986         add_pda(irq_spurious_count, 1);
987         irq_exit();
988 }
989
990 /*
991  * This interrupt should never happen with our APIC/SMP architecture
992  */
993 asmlinkage void smp_error_interrupt(void)
994 {
995         unsigned int v, v1;
996
997         exit_idle();
998         irq_enter();
999         /* First tickle the hardware, only then report what went on. -- REW */
1000         v = apic_read(APIC_ESR);
1001         apic_write(APIC_ESR, 0);
1002         v1 = apic_read(APIC_ESR);
1003         ack_APIC_irq();
1004         atomic_inc(&irq_err_count);
1005
1006         /* Here is what the APIC error bits mean:
1007            0: Send CS error
1008            1: Receive CS error
1009            2: Send accept error
1010            3: Receive accept error
1011            4: Reserved
1012            5: Send illegal vector
1013            6: Received illegal vector
1014            7: Illegal register address
1015         */
1016         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1017                 smp_processor_id(), v , v1);
1018         irq_exit();
1019 }
1020
1021 void disconnect_bsp_APIC(int virt_wire_setup)
1022 {
1023         /* Go back to Virtual Wire compatibility mode */
1024         unsigned long value;
1025
1026         /* For the spurious interrupt use vector F, and enable it */
1027         value = apic_read(APIC_SPIV);
1028         value &= ~APIC_VECTOR_MASK;
1029         value |= APIC_SPIV_APIC_ENABLED;
1030         value |= 0xf;
1031         apic_write(APIC_SPIV, value);
1032
1033         if (!virt_wire_setup) {
1034                 /*
1035                  * For LVT0 make it edge triggered, active high,
1036                  * external and enabled
1037                  */
1038                 value = apic_read(APIC_LVT0);
1039                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1040                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1041                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1042                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1043                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1044                 apic_write(APIC_LVT0, value);
1045         } else {
1046                 /* Disable LVT0 */
1047                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1048         }
1049
1050         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1051         value = apic_read(APIC_LVT1);
1052         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1053                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1054                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1055         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1056         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1057         apic_write(APIC_LVT1, value);
1058 }
1059
1060 void __cpuinit generic_processor_info(int apicid, int version)
1061 {
1062         int cpu;
1063         cpumask_t tmp_map;
1064
1065         if (num_processors >= NR_CPUS) {
1066                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1067                        " Processor ignored.\n", NR_CPUS);
1068                 return;
1069         }
1070
1071         if (num_processors >= maxcpus) {
1072                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1073                        " Processor ignored.\n", maxcpus);
1074                 return;
1075         }
1076
1077         num_processors++;
1078         cpus_complement(tmp_map, cpu_present_map);
1079         cpu = first_cpu(tmp_map);
1080
1081         physid_set(apicid, phys_cpu_present_map);
1082         if (apicid == boot_cpu_physical_apicid) {
1083                 /*
1084                  * x86_bios_cpu_apicid is required to have processors listed
1085                  * in same order as logical cpu numbers. Hence the first
1086                  * entry is BSP, and so on.
1087                  */
1088                 cpu = 0;
1089         }
1090         /* are we being called early in kernel startup? */
1091         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1092                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1093                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1094
1095                 cpu_to_apicid[cpu] = apicid;
1096                 bios_cpu_apicid[cpu] = apicid;
1097         } else {
1098                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1099                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1100         }
1101
1102         cpu_set(cpu, cpu_possible_map);
1103         cpu_set(cpu, cpu_present_map);
1104 }
1105
1106 /*
1107  * Power management
1108  */
1109 #ifdef CONFIG_PM
1110
1111 static struct {
1112         /* 'active' is true if the local APIC was enabled by us and
1113            not the BIOS; this signifies that we are also responsible
1114            for disabling it before entering apm/acpi suspend */
1115         int active;
1116         /* r/w apic fields */
1117         unsigned int apic_id;
1118         unsigned int apic_taskpri;
1119         unsigned int apic_ldr;
1120         unsigned int apic_dfr;
1121         unsigned int apic_spiv;
1122         unsigned int apic_lvtt;
1123         unsigned int apic_lvtpc;
1124         unsigned int apic_lvt0;
1125         unsigned int apic_lvt1;
1126         unsigned int apic_lvterr;
1127         unsigned int apic_tmict;
1128         unsigned int apic_tdcr;
1129         unsigned int apic_thmr;
1130 } apic_pm_state;
1131
1132 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1133 {
1134         unsigned long flags;
1135         int maxlvt;
1136
1137         if (!apic_pm_state.active)
1138                 return 0;
1139
1140         maxlvt = lapic_get_maxlvt();
1141
1142         apic_pm_state.apic_id = read_apic_id();
1143         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1144         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1145         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1146         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1147         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1148         if (maxlvt >= 4)
1149                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1150         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1151         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1152         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1153         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1154         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1155 #ifdef CONFIG_X86_MCE_INTEL
1156         if (maxlvt >= 5)
1157                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1158 #endif
1159         local_irq_save(flags);
1160         disable_local_APIC();
1161         local_irq_restore(flags);
1162         return 0;
1163 }
1164
1165 static int lapic_resume(struct sys_device *dev)
1166 {
1167         unsigned int l, h;
1168         unsigned long flags;
1169         int maxlvt;
1170
1171         if (!apic_pm_state.active)
1172                 return 0;
1173
1174         maxlvt = lapic_get_maxlvt();
1175
1176         local_irq_save(flags);
1177         rdmsr(MSR_IA32_APICBASE, l, h);
1178         l &= ~MSR_IA32_APICBASE_BASE;
1179         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1180         wrmsr(MSR_IA32_APICBASE, l, h);
1181         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1182         apic_write(APIC_ID, apic_pm_state.apic_id);
1183         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1184         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1185         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1186         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1187         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1188         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1189 #ifdef CONFIG_X86_MCE_INTEL
1190         if (maxlvt >= 5)
1191                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1192 #endif
1193         if (maxlvt >= 4)
1194                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1195         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1196         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1197         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1198         apic_write(APIC_ESR, 0);
1199         apic_read(APIC_ESR);
1200         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1201         apic_write(APIC_ESR, 0);
1202         apic_read(APIC_ESR);
1203         local_irq_restore(flags);
1204         return 0;
1205 }
1206
1207 static struct sysdev_class lapic_sysclass = {
1208         .name           = "lapic",
1209         .resume         = lapic_resume,
1210         .suspend        = lapic_suspend,
1211 };
1212
1213 static struct sys_device device_lapic = {
1214         .id     = 0,
1215         .cls    = &lapic_sysclass,
1216 };
1217
1218 static void __cpuinit apic_pm_activate(void)
1219 {
1220         apic_pm_state.active = 1;
1221 }
1222
1223 static int __init init_lapic_sysfs(void)
1224 {
1225         int error;
1226
1227         if (!cpu_has_apic)
1228                 return 0;
1229         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1230
1231         error = sysdev_class_register(&lapic_sysclass);
1232         if (!error)
1233                 error = sysdev_register(&device_lapic);
1234         return error;
1235 }
1236 device_initcall(init_lapic_sysfs);
1237
1238 #else   /* CONFIG_PM */
1239
1240 static void apic_pm_activate(void) { }
1241
1242 #endif  /* CONFIG_PM */
1243
1244 /*
1245  * apic_is_clustered_box() -- Check if we can expect good TSC
1246  *
1247  * Thus far, the major user of this is IBM's Summit2 series:
1248  *
1249  * Clustered boxes may have unsynced TSC problems if they are
1250  * multi-chassis. Use available data to take a good guess.
1251  * If in doubt, go HPET.
1252  */
1253 __cpuinit int apic_is_clustered_box(void)
1254 {
1255         int i, clusters, zeros;
1256         unsigned id;
1257         u16 *bios_cpu_apicid;
1258         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1259
1260         /*
1261          * there is not this kind of box with AMD CPU yet.
1262          * Some AMD box with quadcore cpu and 8 sockets apicid
1263          * will be [4, 0x23] or [8, 0x27] could be thought to
1264          * vsmp box still need checking...
1265          */
1266         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1267                 return 0;
1268
1269         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1270         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1271
1272         for (i = 0; i < NR_CPUS; i++) {
1273                 /* are we being called early in kernel startup? */
1274                 if (bios_cpu_apicid) {
1275                         id = bios_cpu_apicid[i];
1276                 }
1277                 else if (i < nr_cpu_ids) {
1278                         if (cpu_present(i))
1279                                 id = per_cpu(x86_bios_cpu_apicid, i);
1280                         else
1281                                 continue;
1282                 }
1283                 else
1284                         break;
1285
1286                 if (id != BAD_APICID)
1287                         __set_bit(APIC_CLUSTERID(id), clustermap);
1288         }
1289
1290         /* Problem:  Partially populated chassis may not have CPUs in some of
1291          * the APIC clusters they have been allocated.  Only present CPUs have
1292          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1293          * Since clusters are allocated sequentially, count zeros only if
1294          * they are bounded by ones.
1295          */
1296         clusters = 0;
1297         zeros = 0;
1298         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1299                 if (test_bit(i, clustermap)) {
1300                         clusters += 1 + zeros;
1301                         zeros = 0;
1302                 } else
1303                         ++zeros;
1304         }
1305
1306         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1307          * not guaranteed to be synced between boards
1308          */
1309         if (is_vsmp_box() && clusters > 1)
1310                 return 1;
1311
1312         /*
1313          * If clusters > 2, then should be multi-chassis.
1314          * May have to revisit this when multi-core + hyperthreaded CPUs come
1315          * out, but AFAIK this will work even for them.
1316          */
1317         return (clusters > 2);
1318 }
1319
1320 /*
1321  * APIC command line parameters
1322  */
1323 static int __init apic_set_verbosity(char *str)
1324 {
1325         if (str == NULL)  {
1326                 skip_ioapic_setup = 0;
1327                 ioapic_force = 1;
1328                 return 0;
1329         }
1330         if (strcmp("debug", str) == 0)
1331                 apic_verbosity = APIC_DEBUG;
1332         else if (strcmp("verbose", str) == 0)
1333                 apic_verbosity = APIC_VERBOSE;
1334         else {
1335                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1336                                 " use apic=verbose or apic=debug\n", str);
1337                 return -EINVAL;
1338         }
1339
1340         return 0;
1341 }
1342 early_param("apic", apic_set_verbosity);
1343
1344 static __init int setup_disableapic(char *str)
1345 {
1346         disable_apic = 1;
1347         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1348         return 0;
1349 }
1350 early_param("disableapic", setup_disableapic);
1351
1352 /* same as disableapic, for compatibility */
1353 static __init int setup_nolapic(char *str)
1354 {
1355         return setup_disableapic(str);
1356 }
1357 early_param("nolapic", setup_nolapic);
1358
1359 static int __init parse_lapic_timer_c2_ok(char *arg)
1360 {
1361         local_apic_timer_c2_ok = 1;
1362         return 0;
1363 }
1364 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1365
1366 static __init int setup_noapictimer(char *str)
1367 {
1368         if (str[0] != ' ' && str[0] != 0)
1369                 return 0;
1370         disable_apic_timer = 1;
1371         return 1;
1372 }
1373 __setup("noapictimer", setup_noapictimer);
1374
1375 static __init int setup_apicpmtimer(char *s)
1376 {
1377         apic_calibrate_pmtmr = 1;
1378         notsc_setup(NULL);
1379         return 0;
1380 }
1381 __setup("apicpmtimer", setup_apicpmtimer);
1382
1383 static int __init lapic_insert_resource(void)
1384 {
1385         if (!apic_phys)
1386                 return -1;
1387
1388         /* Put local APIC into the resource map. */
1389         lapic_resource.start = apic_phys;
1390         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1391         insert_resource(&iomem_resource, &lapic_resource);
1392
1393         return 0;
1394 }
1395
1396 /*
1397  * need call insert after e820_reserve_resources()
1398  * that is using request_resource
1399  */
1400 late_initcall(lapic_insert_resource);