err.no Git - linux-2.6/blob - arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2000, 01 MIPS Technologies, Inc.
  12  * Copyright (C) 2002, 2003, 2004, 2005  Maciej W. Rozycki
  13  */
  14 #include <linux/init.h>
  15 #include <linux/mm.h>
  16 #include <linux/module.h>
  17 #include <linux/sched.h>
  18 #include <linux/smp.h>
  19 #include <linux/smp_lock.h>
  20 #include <linux/spinlock.h>
  21 #include <linux/kallsyms.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/interrupt.h>
  24
  25 #include <asm/bootinfo.h>
  26 #include <asm/branch.h>
  27 #include <asm/break.h>
  28 #include <asm/cpu.h>
  29 #include <asm/dsp.h>
  30 #include <asm/fpu.h>
  31 #include <asm/mipsregs.h>
  32 #include <asm/mipsmtregs.h>
  33 #include <asm/module.h>
  34 #include <asm/pgtable.h>
  35 #include <asm/ptrace.h>
  36 #include <asm/sections.h>
  37 #include <asm/system.h>
  38 #include <asm/tlbdebug.h>
  39 #include <asm/traps.h>
  40 #include <asm/uaccess.h>
  41 #include <asm/mmu_context.h>
  42 #include <asm/watch.h>
  43 #include <asm/types.h>
  44
  45 extern asmlinkage void handle_int(void);
  46 extern asmlinkage void handle_tlbm(void);
  47 extern asmlinkage void handle_tlbl(void);
  48 extern asmlinkage void handle_tlbs(void);
  49 extern asmlinkage void handle_adel(void);
  50 extern asmlinkage void handle_ades(void);
  51 extern asmlinkage void handle_ibe(void);
  52 extern asmlinkage void handle_dbe(void);
  53 extern asmlinkage void handle_sys(void);
  54 extern asmlinkage void handle_bp(void);
  55 extern asmlinkage void handle_ri(void);
  56 extern asmlinkage void handle_cpu(void);
  57 extern asmlinkage void handle_ov(void);
  58 extern asmlinkage void handle_tr(void);
  59 extern asmlinkage void handle_fpe(void);
  60 extern asmlinkage void handle_mdmx(void);
  61 extern asmlinkage void handle_watch(void);
  62 extern asmlinkage void handle_mt(void);
  63 extern asmlinkage void handle_dsp(void);
  64 extern asmlinkage void handle_mcheck(void);
  65 extern asmlinkage void handle_reserved(void);
  66
  67 extern int fpu_emulator_cop1Handler(struct pt_regs *xcp,
  68         struct mips_fpu_struct *ctx);
  69
  70 void (*board_be_init)(void);
  71 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  72 void (*board_nmi_handler_setup)(void);
  73 void (*board_ejtag_handler_setup)(void);
  74 void (*board_bind_eic_interrupt)(int irq, int regset);
  75
  76 /*
  77  * These constant is for searching for possible module text segments.
  78  * MODULE_RANGE is a guess of how much space is likely to be vmalloced.
  79  */
  80 #define MODULE_RANGE (8*1024*1024)
  81
  82 /*
  83  * This routine abuses get_user()/put_user() to reference pointers
  84  * with at least a bit of error checking ...
  85  */
  86 void show_stack(struct task_struct *task, unsigned long *sp)
  87 {
  88         const int field = 2 * sizeof(unsigned long);
  89         long stackdata;
  90         int i;
  91
  92         if (!sp) {
  93                 if (task && task != current)
  94                         sp = (unsigned long *) task->thread.reg29;
  95                 else
  96                         sp = (unsigned long *) &sp;
  97         }
  98
  99         printk("Stack :");
 100         i = 0;
 101         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 102                 if (i && ((i % (64 / field)) == 0))
 103                         printk("\n       ");
 104                 if (i > 39) {
 105                         printk(" ...");
 106                         break;
 107                 }
 108
 109                 if (__get_user(stackdata, sp++)) {
 110                         printk(" (Bad stack address)");
 111                         break;
 112                 }
 113
 114                 printk(" %0*lx", field, stackdata);
 115                 i++;
 116         }
 117         printk("\n");
 118 }
 119
 120 void show_trace(struct task_struct *task, unsigned long *stack)
 121 {
 122         const int field = 2 * sizeof(unsigned long);
 123         unsigned long addr;
 124
 125         if (!stack) {
 126                 if (task && task != current)
 127                         stack = (unsigned long *) task->thread.reg29;
 128                 else
 129                         stack = (unsigned long *) &stack;
 130         }
 131
 132         printk("Call Trace:");
 133 #ifdef CONFIG_KALLSYMS
 134         printk("\n");
 135 #endif
 136         while (!kstack_end(stack)) {
 137                 addr = *stack++;
 138                 if (__kernel_text_address(addr)) {
 139                         printk(" [<%0*lx>] ", field, addr);
 140                         print_symbol("%s\n", addr);
 141                 }
 142         }
 143         printk("\n");
 144 }
 145
 146 /*
 147  * The architecture-independent dump_stack generator
 148  */
 149 void dump_stack(void)
 150 {
 151         unsigned long stack;
 152
 153         show_trace(current, &stack);
 154 }
 155
 156 EXPORT_SYMBOL(dump_stack);
 157
 158 void show_code(unsigned int *pc)
 159 {
 160         long i;
 161
 162         printk("\nCode:");
 163
 164         for(i = -3 ; i < 6 ; i++) {
 165                 unsigned int insn;
 166                 if (__get_user(insn, pc + i)) {
 167                         printk(" (Bad address in epc)\n");
 168                         break;
 169                 }
 170                 printk("%c%08x%c", (i?' ':'<'), insn, (i?' ':'>'));
 171         }
 172 }
 173
 174 void show_regs(struct pt_regs *regs)
 175 {
 176         const int field = 2 * sizeof(unsigned long);
 177         unsigned int cause = regs->cp0_cause;
 178         int i;
 179
 180         printk("Cpu %d\n", smp_processor_id());
 181
 182         /*
 183          * Saved main processor registers
 184          */
 185         for (i = 0; i < 32; ) {
 186                 if ((i % 4) == 0)
 187                         printk("$%2d   :", i);
 188                 if (i == 0)
 189                         printk(" %0*lx", field, 0UL);
 190                 else if (i == 26 || i == 27)
 191                         printk(" %*s", field, "");
 192                 else
 193                         printk(" %0*lx", field, regs->regs[i]);
 194
 195                 i++;
 196                 if ((i % 4) == 0)
 197                         printk("\n");
 198         }
 199
 200         printk("Hi    : %0*lx\n", field, regs->hi);
 201         printk("Lo    : %0*lx\n", field, regs->lo);
 202
 203         /*
 204          * Saved cp0 registers
 205          */
 206         printk("epc   : %0*lx ", field, regs->cp0_epc);
 207         print_symbol("%s ", regs->cp0_epc);
 208         printk("    %s\n", print_tainted());
 209         printk("ra    : %0*lx ", field, regs->regs[31]);
 210         print_symbol("%s\n", regs->regs[31]);
 211
 212         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 213
 214         if (current_cpu_data.isa_level == MIPS_CPU_ISA_I) {
 215                 if (regs->cp0_status & ST0_KUO)
 216                         printk("KUo ");
 217                 if (regs->cp0_status & ST0_IEO)
 218                         printk("IEo ");
 219                 if (regs->cp0_status & ST0_KUP)
 220                         printk("KUp ");
 221                 if (regs->cp0_status & ST0_IEP)
 222                         printk("IEp ");
 223                 if (regs->cp0_status & ST0_KUC)
 224                         printk("KUc ");
 225                 if (regs->cp0_status & ST0_IEC)
 226                         printk("IEc ");
 227         } else {
 228                 if (regs->cp0_status & ST0_KX)
 229                         printk("KX ");
 230                 if (regs->cp0_status & ST0_SX)
 231                         printk("SX ");
 232                 if (regs->cp0_status & ST0_UX)
 233                         printk("UX ");
 234                 switch (regs->cp0_status & ST0_KSU) {
 235                 case KSU_USER:
 236                         printk("USER ");
 237                         break;
 238                 case KSU_SUPERVISOR:
 239                         printk("SUPERVISOR ");
 240                         break;
 241                 case KSU_KERNEL:
 242                         printk("KERNEL ");
 243                         break;
 244                 default:
 245                         printk("BAD_MODE ");
 246                         break;
 247                 }
 248                 if (regs->cp0_status & ST0_ERL)
 249                         printk("ERL ");
 250                 if (regs->cp0_status & ST0_EXL)
 251                         printk("EXL ");
 252                 if (regs->cp0_status & ST0_IE)
 253                         printk("IE ");
 254         }
 255         printk("\n");
 256
 257         printk("Cause : %08x\n", cause);
 258
 259         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 260         if (1 <= cause && cause <= 5)
 261                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 262
 263         printk("PrId  : %08x\n", read_c0_prid());
 264 }
 265
 266 void show_registers(struct pt_regs *regs)
 267 {
 268         show_regs(regs);
 269         print_modules();
 270         printk("Process %s (pid: %d, threadinfo=%p, task=%p)\n",
 271                 current->comm, current->pid, current_thread_info(), current);
 272         show_stack(current, (long *) regs->regs[29]);
 273         show_trace(current, (long *) regs->regs[29]);
 274         show_code((unsigned int *) regs->cp0_epc);
 275         printk("\n");
 276 }
 277
 278 static DEFINE_SPINLOCK(die_lock);
 279
 280 NORET_TYPE void ATTRIB_NORET die(const char * str, struct pt_regs * regs)
 281 {
 282         static int die_counter;
 283 #ifdef CONFIG_MIPS_MT_SMTC
 284         unsigned long dvpret = dvpe();
 285 #endif /* CONFIG_MIPS_MT_SMTC */
 286
 287         console_verbose();
 288         spin_lock_irq(&die_lock);
 289         bust_spinlocks(1);
 290 #ifdef CONFIG_MIPS_MT_SMTC
 291         mips_mt_regdump(dvpret);
 292 #endif /* CONFIG_MIPS_MT_SMTC */
 293         printk("%s[#%d]:\n", str, ++die_counter);
 294         show_registers(regs);
 295         spin_unlock_irq(&die_lock);
 296
 297         if (in_interrupt())
 298                 panic("Fatal exception in interrupt");
 299
 300         if (panic_on_oops) {
 301                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds\n");
 302                 ssleep(5);
 303                 panic("Fatal exception");
 304         }
 305
 306         do_exit(SIGSEGV);
 307 }
 308
 309 extern const struct exception_table_entry __start___dbe_table[];
 310 extern const struct exception_table_entry __stop___dbe_table[];
 311
 312 void __declare_dbe_table(void)
 313 {
 314         __asm__ __volatile__(
 315         ".section\t__dbe_table,\"a\"\n\t"
 316         ".previous"
 317         );
 318 }
 319
 320 /* Given an address, look for it in the exception tables. */
 321 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 322 {
 323         const struct exception_table_entry *e;
 324
 325         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 326         if (!e)
 327                 e = search_module_dbetables(addr);
 328         return e;
 329 }
 330
 331 asmlinkage void do_be(struct pt_regs *regs)
 332 {
 333         const int field = 2 * sizeof(unsigned long);
 334         const struct exception_table_entry *fixup = NULL;
 335         int data = regs->cp0_cause & 4;
 336         int action = MIPS_BE_FATAL;
 337
 338         /* XXX For now.  Fixme, this searches the wrong table ...  */
 339         if (data && !user_mode(regs))
 340                 fixup = search_dbe_tables(exception_epc(regs));
 341
 342         if (fixup)
 343                 action = MIPS_BE_FIXUP;
 344
 345         if (board_be_handler)
 346                 action = board_be_handler(regs, fixup != 0);
 347
 348         switch (action) {
 349         case MIPS_BE_DISCARD:
 350                 return;
 351         case MIPS_BE_FIXUP:
 352                 if (fixup) {
 353                         regs->cp0_epc = fixup->nextinsn;
 354                         return;
 355                 }
 356                 break;
 357         default:
 358                 break;
 359         }
 360
 361         /*
 362          * Assume it would be too dangerous to continue ...
 363          */
 364         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 365                data ? "Data" : "Instruction",
 366                field, regs->cp0_epc, field, regs->regs[31]);
 367         die_if_kernel("Oops", regs);
 368         force_sig(SIGBUS, current);
 369 }
 370
 371 static inline int get_insn_opcode(struct pt_regs *regs, unsigned int *opcode)
 372 {
 373         unsigned int __user *epc;
 374
 375         epc = (unsigned int __user *) regs->cp0_epc +
 376               ((regs->cp0_cause & CAUSEF_BD) != 0);
 377         if (!get_user(*opcode, epc))
 378                 return 0;
 379
 380         force_sig(SIGSEGV, current);
 381         return 1;
 382 }
 383
 384 /*
 385  * ll/sc emulation
 386  */
 387
 388 #define OPCODE 0xfc000000
 389 #define BASE   0x03e00000
 390 #define RT     0x001f0000
 391 #define OFFSET 0x0000ffff
 392 #define LL     0xc0000000
 393 #define SC     0xe0000000
 394 #define SPEC3  0x7c000000
 395 #define RD     0x0000f800
 396 #define FUNC   0x0000003f
 397 #define RDHWR  0x0000003b
 398
 399 /*
 400  * The ll_bit is cleared by r*_switch.S
 401  */
 402
 403 unsigned long ll_bit;
 404
 405 static struct task_struct *ll_task = NULL;
 406
 407 static inline void simulate_ll(struct pt_regs *regs, unsigned int opcode)
 408 {
 409         unsigned long value, __user *vaddr;
 410         long offset;
 411         int signal = 0;
 412
 413         /*
 414          * analyse the ll instruction that just caused a ri exception
 415          * and put the referenced address to addr.
 416          */
 417
 418         /* sign extend offset */
 419         offset = opcode & OFFSET;
 420         offset <<= 16;
 421         offset >>= 16;
 422
 423         vaddr = (unsigned long __user *)
 424                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 425
 426         if ((unsigned long)vaddr & 3) {
 427                 signal = SIGBUS;
 428                 goto sig;
 429         }
 430         if (get_user(value, vaddr)) {
 431                 signal = SIGSEGV;
 432                 goto sig;
 433         }
 434
 435         preempt_disable();
 436
 437         if (ll_task == NULL || ll_task == current) {
 438                 ll_bit = 1;
 439         } else {
 440                 ll_bit = 0;
 441         }
 442         ll_task = current;
 443
 444         preempt_enable();
 445
 446         compute_return_epc(regs);
 447
 448         regs->regs[(opcode & RT) >> 16] = value;
 449
 450         return;
 451
 452 sig:
 453         force_sig(signal, current);
 454 }
 455
 456 static inline void simulate_sc(struct pt_regs *regs, unsigned int opcode)
 457 {
 458         unsigned long __user *vaddr;
 459         unsigned long reg;
 460         long offset;
 461         int signal = 0;
 462
 463         /*
 464          * analyse the sc instruction that just caused a ri exception
 465          * and put the referenced address to addr.
 466          */
 467
 468         /* sign extend offset */
 469         offset = opcode & OFFSET;
 470         offset <<= 16;
 471         offset >>= 16;
 472
 473         vaddr = (unsigned long __user *)
 474                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 475         reg = (opcode & RT) >> 16;
 476
 477         if ((unsigned long)vaddr & 3) {
 478                 signal = SIGBUS;
 479                 goto sig;
 480         }
 481
 482         preempt_disable();
 483
 484         if (ll_bit == 0 || ll_task != current) {
 485                 compute_return_epc(regs);
 486                 regs->regs[reg] = 0;
 487                 preempt_enable();
 488                 return;
 489         }
 490
 491         preempt_enable();
 492
 493         if (put_user(regs->regs[reg], vaddr)) {
 494                 signal = SIGSEGV;
 495                 goto sig;
 496         }
 497
 498         compute_return_epc(regs);
 499         regs->regs[reg] = 1;
 500
 501         return;
 502
 503 sig:
 504         force_sig(signal, current);
 505 }
 506
 507 /*
 508  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 509  * opcodes are supposed to result in coprocessor unusable exceptions if
 510  * executed on ll/sc-less processors.  That's the theory.  In practice a
 511  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 512  * instead, so we're doing the emulation thing in both exception handlers.
 513  */
 514 static inline int simulate_llsc(struct pt_regs *regs)
 515 {
 516         unsigned int opcode;
 517
 518         if (unlikely(get_insn_opcode(regs, &opcode)))
 519                 return -EFAULT;
 520
 521         if ((opcode & OPCODE) == LL) {
 522                 simulate_ll(regs, opcode);
 523                 return 0;
 524         }
 525         if ((opcode & OPCODE) == SC) {
 526                 simulate_sc(regs, opcode);
 527                 return 0;
 528         }
 529
 530         return -EFAULT;                 /* Strange things going on ... */
 531 }
 532
 533 /*
 534  * Simulate trapping 'rdhwr' instructions to provide user accessible
 535  * registers not implemented in hardware.  The only current use of this
 536  * is the thread area pointer.
 537  */
 538 static inline int simulate_rdhwr(struct pt_regs *regs)
 539 {
 540         struct thread_info *ti = task_thread_info(current);
 541         unsigned int opcode;
 542
 543         if (unlikely(get_insn_opcode(regs, &opcode)))
 544                 return -EFAULT;
 545
 546         if (unlikely(compute_return_epc(regs)))
 547                 return -EFAULT;
 548
 549         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 550                 int rd = (opcode & RD) >> 11;
 551                 int rt = (opcode & RT) >> 16;
 552                 switch (rd) {
 553                         case 29:
 554                                 regs->regs[rt] = ti->tp_value;
 555                                 return 0;
 556                         default:
 557                                 return -EFAULT;
 558                 }
 559         }
 560
 561         /* Not ours.  */
 562         return -EFAULT;
 563 }
 564
 565 asmlinkage void do_ov(struct pt_regs *regs)
 566 {
 567         siginfo_t info;
 568
 569         die_if_kernel("Integer overflow", regs);
 570
 571         info.si_code = FPE_INTOVF;
 572         info.si_signo = SIGFPE;
 573         info.si_errno = 0;
 574         info.si_addr = (void __user *) regs->cp0_epc;
 575         force_sig_info(SIGFPE, &info, current);
 576 }
 577
 578 /*
 579  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 580  */
 581 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 582 {
 583         die_if_kernel("FP exception in kernel code", regs);
 584
 585         if (fcr31 & FPU_CSR_UNI_X) {
 586                 int sig;
 587
 588                 preempt_disable();
 589
 590 #ifdef CONFIG_PREEMPT
 591                 if (!is_fpu_owner()) {
 592                         /* We might lose fpu before disabling preempt... */
 593                         own_fpu();
 594                         BUG_ON(!used_math());
 595                         restore_fp(current);
 596                 }
 597 #endif
 598                 /*
 599                  * Unimplemented operation exception.  If we've got the full
 600                  * software emulator on-board, let's use it...
 601                  *
 602                  * Force FPU to dump state into task/thread context.  We're
 603                  * moving a lot of data here for what is probably a single
 604                  * instruction, but the alternative is to pre-decode the FP
 605                  * register operands before invoking the emulator, which seems
 606                  * a bit extreme for what should be an infrequent event.
 607                  */
 608                 save_fp(current);
 609                 /* Ensure 'resume' not overwrite saved fp context again. */
 610                 lose_fpu();
 611
 612                 preempt_enable();
 613
 614                 /* Run the emulator */
 615                 sig = fpu_emulator_cop1Handler (regs, &current->thread.fpu);
 616
 617                 preempt_disable();
 618
 619                 own_fpu();      /* Using the FPU again.  */
 620                 /*
 621                  * We can't allow the emulated instruction to leave any of
 622                  * the cause bit set in $fcr31.
 623                  */
 624                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 625
 626                 /* Restore the hardware register state */
 627                 restore_fp(current);
 628
 629                 preempt_enable();
 630
 631                 /* If something went wrong, signal */
 632                 if (sig)
 633                         force_sig(sig, current);
 634
 635                 return;
 636         }
 637
 638         force_sig(SIGFPE, current);
 639 }
 640
 641 asmlinkage void do_bp(struct pt_regs *regs)
 642 {
 643         unsigned int opcode, bcode;
 644         siginfo_t info;
 645
 646         die_if_kernel("Break instruction in kernel code", regs);
 647
 648         if (get_insn_opcode(regs, &opcode))
 649                 return;
 650
 651         /*
 652          * There is the ancient bug in the MIPS assemblers that the break
 653          * code starts left to bit 16 instead to bit 6 in the opcode.
 654          * Gas is bug-compatible, but not always, grrr...
 655          * We handle both cases with a simple heuristics.  --macro
 656          */
 657         bcode = ((opcode >> 6) & ((1 << 20) - 1));
 658         if (bcode < (1 << 10))
 659                 bcode <<= 10;
 660
 661         /*
 662          * (A short test says that IRIX 5.3 sends SIGTRAP for all break
 663          * insns, even for break codes that indicate arithmetic failures.
 664          * Weird ...)
 665          * But should we continue the brokenness???  --macro
 666          */
 667         switch (bcode) {
 668         case BRK_OVERFLOW << 10:
 669         case BRK_DIVZERO << 10:
 670                 if (bcode == (BRK_DIVZERO << 10))
 671                         info.si_code = FPE_INTDIV;
 672                 else
 673                         info.si_code = FPE_INTOVF;
 674                 info.si_signo = SIGFPE;
 675                 info.si_errno = 0;
 676                 info.si_addr = (void __user *) regs->cp0_epc;
 677                 force_sig_info(SIGFPE, &info, current);
 678                 break;
 679         default:
 680                 force_sig(SIGTRAP, current);
 681         }
 682 }
 683
 684 asmlinkage void do_tr(struct pt_regs *regs)
 685 {
 686         unsigned int opcode, tcode = 0;
 687         siginfo_t info;
 688
 689         die_if_kernel("Trap instruction in kernel code", regs);
 690
 691         if (get_insn_opcode(regs, &opcode))
 692                 return;
 693
 694         /* Immediate versions don't provide a code.  */
 695         if (!(opcode & OPCODE))
 696                 tcode = ((opcode >> 6) & ((1 << 10) - 1));
 697
 698         /*
 699          * (A short test says that IRIX 5.3 sends SIGTRAP for all trap
 700          * insns, even for trap codes that indicate arithmetic failures.
 701          * Weird ...)
 702          * But should we continue the brokenness???  --macro
 703          */
 704         switch (tcode) {
 705         case BRK_OVERFLOW:
 706         case BRK_DIVZERO:
 707                 if (tcode == BRK_DIVZERO)
 708                         info.si_code = FPE_INTDIV;
 709                 else
 710                         info.si_code = FPE_INTOVF;
 711                 info.si_signo = SIGFPE;
 712                 info.si_errno = 0;
 713                 info.si_addr = (void __user *) regs->cp0_epc;
 714                 force_sig_info(SIGFPE, &info, current);
 715                 break;
 716         default:
 717                 force_sig(SIGTRAP, current);
 718         }
 719 }
 720
 721 asmlinkage void do_ri(struct pt_regs *regs)
 722 {
 723         die_if_kernel("Reserved instruction in kernel code", regs);
 724
 725         if (!cpu_has_llsc)
 726                 if (!simulate_llsc(regs))
 727                         return;
 728
 729         if (!simulate_rdhwr(regs))
 730                 return;
 731
 732         force_sig(SIGILL, current);
 733 }
 734
 735 asmlinkage void do_cpu(struct pt_regs *regs)
 736 {
 737         unsigned int cpid;
 738
 739         die_if_kernel("do_cpu invoked from kernel context!", regs);
 740
 741         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
 742
 743         switch (cpid) {
 744         case 0:
 745                 if (!cpu_has_llsc)
 746                         if (!simulate_llsc(regs))
 747                                 return;
 748
 749                 if (!simulate_rdhwr(regs))
 750                         return;
 751
 752                 break;
 753
 754         case 1:
 755                 preempt_disable();
 756
 757                 own_fpu();
 758                 if (used_math()) {      /* Using the FPU again.  */
 759                         restore_fp(current);
 760                 } else {                        /* First time FPU user.  */
 761                         init_fpu();
 762                         set_used_math();
 763                 }
 764
 765                 preempt_enable();
 766
 767                 if (!cpu_has_fpu) {
 768                         int sig = fpu_emulator_cop1Handler(regs,
 769                                                 &current->thread.fpu);
 770                         if (sig)
 771                                 force_sig(sig, current);
 772 #ifdef CONFIG_MIPS_MT_FPAFF
 773                         else {
 774                         /*
 775                          * MIPS MT processors may have fewer FPU contexts
 776                          * than CPU threads. If we've emulated more than
 777                          * some threshold number of instructions, force
 778                          * migration to a "CPU" that has FP support.
 779                          */
 780                          if(mt_fpemul_threshold > 0
 781                          && ((current->thread.emulated_fp++
 782                             > mt_fpemul_threshold))) {
 783                           /*
 784                            * If there's no FPU present, or if the
 785                            * application has already restricted
 786                            * the allowed set to exclude any CPUs
 787                            * with FPUs, we'll skip the procedure.
 788                            */
 789                           if (cpus_intersects(current->cpus_allowed,
 790                                                 mt_fpu_cpumask)) {
 791                             cpumask_t tmask;
 792
 793                             cpus_and(tmask,
 794                                         current->thread.user_cpus_allowed,
 795                                         mt_fpu_cpumask);
 796                             set_cpus_allowed(current, tmask);
 797                             current->thread.mflags |= MF_FPUBOUND;
 798                           }
 799                          }
 800                         }
 801 #endif /* CONFIG_MIPS_MT_FPAFF */
 802                 }
 803
 804                 return;
 805
 806         case 2:
 807         case 3:
 808                 die_if_kernel("do_cpu invoked from kernel context!", regs);
 809                 break;
 810         }
 811
 812         force_sig(SIGILL, current);
 813 }
 814
 815 asmlinkage void do_mdmx(struct pt_regs *regs)
 816 {
 817         force_sig(SIGILL, current);
 818 }
 819
 820 asmlinkage void do_watch(struct pt_regs *regs)
 821 {
 822         /*
 823          * We use the watch exception where available to detect stack
 824          * overflows.
 825          */
 826         dump_tlb_all();
 827         show_regs(regs);
 828         panic("Caught WATCH exception - probably caused by stack overflow.");
 829 }
 830
 831 asmlinkage void do_mcheck(struct pt_regs *regs)
 832 {
 833         const int field = 2 * sizeof(unsigned long);
 834         int multi_match = regs->cp0_status & ST0_TS;
 835
 836         show_regs(regs);
 837
 838         if (multi_match) {
 839                 printk("Index   : %0x\n", read_c0_index());
 840                 printk("Pagemask: %0x\n", read_c0_pagemask());
 841                 printk("EntryHi : %0*lx\n", field, read_c0_entryhi());
 842                 printk("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
 843                 printk("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
 844                 printk("\n");
 845                 dump_tlb_all();
 846         }
 847
 848         show_code((unsigned int *) regs->cp0_epc);
 849
 850         /*
 851          * Some chips may have other causes of machine check (e.g. SB1
 852          * graduation timer)
 853          */
 854         panic("Caught Machine Check exception - %scaused by multiple "
 855               "matching entries in the TLB.",
 856               (multi_match) ? "" : "not ");
 857 }
 858
 859 asmlinkage void do_mt(struct pt_regs *regs)
 860 {
 861         int subcode;
 862
 863         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
 864                         >> VPECONTROL_EXCPT_SHIFT;
 865         switch (subcode) {
 866         case 0:
 867                 printk(KERN_DEBUG "Thread Underflow\n");
 868                 break;
 869         case 1:
 870                 printk(KERN_DEBUG "Thread Overflow\n");
 871                 break;
 872         case 2:
 873                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
 874                 break;
 875         case 3:
 876                 printk(KERN_DEBUG "Gating Storage Exception\n");
 877                 break;
 878         case 4:
 879                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
 880                 break;
 881         case 5:
 882                 printk(KERN_DEBUG "Gating Storage Schedulier Exception\n");
 883                 break;
 884         default:
 885                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
 886                         subcode);
 887                 break;
 888         }
 889         die_if_kernel("MIPS MT Thread exception in kernel", regs);
 890
 891         force_sig(SIGILL, current);
 892 }
 893
 894
 895 asmlinkage void do_dsp(struct pt_regs *regs)
 896 {
 897         if (cpu_has_dsp)
 898                 panic("Unexpected DSP exception\n");
 899
 900         force_sig(SIGILL, current);
 901 }
 902
 903 asmlinkage void do_reserved(struct pt_regs *regs)
 904 {
 905         /*
 906          * Game over - no way to handle this if it ever occurs.  Most probably
 907          * caused by a new unknown cpu type or after another deadly
 908          * hard/software error.
 909          */
 910         show_regs(regs);
 911         panic("Caught reserved exception %ld - should not happen.",
 912               (regs->cp0_cause & 0x7f) >> 2);
 913 }
 914
 915 asmlinkage void do_default_vi(struct pt_regs *regs)
 916 {
 917         show_regs(regs);
 918         panic("Caught unexpected vectored interrupt.");
 919 }
 920
 921 /*
 922  * Some MIPS CPUs can enable/disable for cache parity detection, but do
 923  * it different ways.
 924  */
 925 static inline void parity_protection_init(void)
 926 {
 927         switch (current_cpu_data.cputype) {
 928         case CPU_24K:
 929         case CPU_34K:
 930         case CPU_5KC:
 931                 write_c0_ecc(0x80000000);
 932                 back_to_back_c0_hazard();
 933                 /* Set the PE bit (bit 31) in the c0_errctl register. */
 934                 printk(KERN_INFO "Cache parity protection %sabled\n",
 935                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
 936                 break;
 937         case CPU_20KC:
 938         case CPU_25KF:
 939                 /* Clear the DE bit (bit 16) in the c0_status register. */
 940                 printk(KERN_INFO "Enable cache parity protection for "
 941                        "MIPS 20KC/25KF CPUs.\n");
 942                 clear_c0_status(ST0_DE);
 943                 break;
 944         default:
 945                 break;
 946         }
 947 }
 948
 949 asmlinkage void cache_parity_error(void)
 950 {
 951         const int field = 2 * sizeof(unsigned long);
 952         unsigned int reg_val;
 953
 954         /* For the moment, report the problem and hang. */
 955         printk("Cache error exception:\n");
 956         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
 957         reg_val = read_c0_cacheerr();
 958         printk("c0_cacheerr == %08x\n", reg_val);
 959
 960         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
 961                reg_val & (1<<30) ? "secondary" : "primary",
 962                reg_val & (1<<31) ? "data" : "insn");
 963         printk("Error bits: %s%s%s%s%s%s%s\n",
 964                reg_val & (1<<29) ? "ED " : "",
 965                reg_val & (1<<28) ? "ET " : "",
 966                reg_val & (1<<26) ? "EE " : "",
 967                reg_val & (1<<25) ? "EB " : "",
 968                reg_val & (1<<24) ? "EI " : "",
 969                reg_val & (1<<23) ? "E1 " : "",
 970                reg_val & (1<<22) ? "E0 " : "");
 971         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
 972
 973 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
 974         if (reg_val & (1<<22))
 975                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
 976
 977         if (reg_val & (1<<23))
 978                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
 979 #endif
 980
 981         panic("Can't handle the cache error!");
 982 }
 983
 984 /*
 985  * SDBBP EJTAG debug exception handler.
 986  * We skip the instruction and return to the next instruction.
 987  */
 988 void ejtag_exception_handler(struct pt_regs *regs)
 989 {
 990         const int field = 2 * sizeof(unsigned long);
 991         unsigned long depc, old_epc;
 992         unsigned int debug;
 993
 994         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
 995         depc = read_c0_depc();
 996         debug = read_c0_debug();
 997         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
 998         if (debug & 0x80000000) {
 999                 /*
1000                  * In branch delay slot.
1001                  * We cheat a little bit here and use EPC to calculate the
1002                  * debug return address (DEPC). EPC is restored after the
1003                  * calculation.
1004                  */
1005                 old_epc = regs->cp0_epc;
1006                 regs->cp0_epc = depc;
1007                 __compute_return_epc(regs);
1008                 depc = regs->cp0_epc;
1009                 regs->cp0_epc = old_epc;
1010         } else
1011                 depc += 4;
1012         write_c0_depc(depc);
1013
1014 #if 0
1015         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1016         write_c0_debug(debug | 0x100);
1017 #endif
1018 }
1019
1020 /*
1021  * NMI exception handler.
1022  */
1023 void nmi_exception_handler(struct pt_regs *regs)
1024 {
1025 #ifdef CONFIG_MIPS_MT_SMTC
1026         unsigned long dvpret = dvpe();
1027         bust_spinlocks(1);
1028         printk("NMI taken!!!!\n");
1029         mips_mt_regdump(dvpret);
1030 #else
1031         bust_spinlocks(1);
1032         printk("NMI taken!!!!\n");
1033 #endif /* CONFIG_MIPS_MT_SMTC */
1034         die("NMI", regs);
1035         while(1) ;
1036 }
1037
1038 #define VECTORSPACING 0x100     /* for EI/VI mode */
1039
1040 unsigned long ebase;
1041 unsigned long exception_handlers[32];
1042 unsigned long vi_handlers[64];
1043
1044 /*
1045  * As a side effect of the way this is implemented we're limited
1046  * to interrupt handlers in the address range from
1047  * KSEG0 <= x < KSEG0 + 256mb on the Nevada.  Oh well ...
1048  */
1049 void *set_except_vector(int n, void *addr)
1050 {
1051         unsigned long handler = (unsigned long) addr;
1052         unsigned long old_handler = exception_handlers[n];
1053
1054         exception_handlers[n] = handler;
1055         if (n == 0 && cpu_has_divec) {
1056                 *(volatile u32 *)(ebase + 0x200) = 0x08000000 |
1057                                                  (0x03ffffff & (handler >> 2));
1058                 flush_icache_range(ebase + 0x200, ebase + 0x204);
1059         }
1060         return (void *)old_handler;
1061 }
1062
1063 #ifdef CONFIG_CPU_MIPSR2_SRS
1064 /*
1065  * MIPSR2 shadow register set allocation
1066  * FIXME: SMP...
1067  */
1068
1069 static struct shadow_registers {
1070         /*
1071          * Number of shadow register sets supported
1072          */
1073         unsigned long sr_supported;
1074         /*
1075          * Bitmap of allocated shadow registers
1076          */
1077         unsigned long sr_allocated;
1078 } shadow_registers;
1079
1080 static void mips_srs_init(void)
1081 {
1082         shadow_registers.sr_supported = ((read_c0_srsctl() >> 26) & 0x0f) + 1;
1083         printk(KERN_INFO "%d MIPSR2 register sets available\n",
1084                shadow_registers.sr_supported);
1085         shadow_registers.sr_allocated = 1;      /* Set 0 used by kernel */
1086 }
1087
1088 int mips_srs_max(void)
1089 {
1090         return shadow_registers.sr_supported;
1091 }
1092
1093 int mips_srs_alloc(void)
1094 {
1095         struct shadow_registers *sr = &shadow_registers;
1096         int set;
1097
1098 again:
1099         set = find_first_zero_bit(&sr->sr_allocated, sr->sr_supported);
1100         if (set >= sr->sr_supported)
1101                 return -1;
1102
1103         if (test_and_set_bit(set, &sr->sr_allocated))
1104                 goto again;
1105
1106         return set;
1107 }
1108
1109 void mips_srs_free(int set)
1110 {
1111         struct shadow_registers *sr = &shadow_registers;
1112
1113         clear_bit(set, &sr->sr_allocated);
1114 }
1115
1116 static void *set_vi_srs_handler(int n, void *addr, int srs)
1117 {
1118         unsigned long handler;
1119         unsigned long old_handler = vi_handlers[n];
1120         u32 *w;
1121         unsigned char *b;
1122
1123         if (!cpu_has_veic && !cpu_has_vint)
1124                 BUG();
1125
1126         if (addr == NULL) {
1127                 handler = (unsigned long) do_default_vi;
1128                 srs = 0;
1129         } else
1130                 handler = (unsigned long) addr;
1131         vi_handlers[n] = (unsigned long) addr;
1132
1133         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1134
1135         if (srs >= mips_srs_max())
1136                 panic("Shadow register set %d not supported", srs);
1137
1138         if (cpu_has_veic) {
1139                 if (board_bind_eic_interrupt)
1140                         board_bind_eic_interrupt (n, srs);
1141         } else if (cpu_has_vint) {
1142                 /* SRSMap is only defined if shadow sets are implemented */
1143                 if (mips_srs_max() > 1)
1144                         change_c0_srsmap (0xf << n*4, srs << n*4);
1145         }
1146
1147         if (srs == 0) {
1148                 /*
1149                  * If no shadow set is selected then use the default handler
1150                  * that does normal register saving and a standard interrupt exit
1151                  */
1152
1153                 extern char except_vec_vi, except_vec_vi_lui;
1154                 extern char except_vec_vi_ori, except_vec_vi_end;
1155 #ifdef CONFIG_MIPS_MT_SMTC
1156                 /*
1157                  * We need to provide the SMTC vectored interrupt handler
1158                  * not only with the address of the handler, but with the
1159                  * Status.IM bit to be masked before going there.
1160                  */
1161                 extern char except_vec_vi_mori;
1162                 const int mori_offset = &except_vec_vi_mori - &except_vec_vi;
1163 #endif /* CONFIG_MIPS_MT_SMTC */
1164                 const int handler_len = &except_vec_vi_end - &except_vec_vi;
1165                 const int lui_offset = &except_vec_vi_lui - &except_vec_vi;
1166                 const int ori_offset = &except_vec_vi_ori - &except_vec_vi;
1167
1168                 if (handler_len > VECTORSPACING) {
1169                         /*
1170                          * Sigh... panicing won't help as the console
1171                          * is probably not configured :(
1172                          */
1173                         panic ("VECTORSPACING too small");
1174                 }
1175
1176                 memcpy (b, &except_vec_vi, handler_len);
1177 #ifdef CONFIG_MIPS_MT_SMTC
1178                 if (n > 7)
1179                         printk("Vector index %d exceeds SMTC maximum\n", n);
1180                 w = (u32 *)(b + mori_offset);
1181                 *w = (*w & 0xffff0000) | (0x100 << n);
1182 #endif /* CONFIG_MIPS_MT_SMTC */
1183                 w = (u32 *)(b + lui_offset);
1184                 *w = (*w & 0xffff0000) | (((u32)handler >> 16) & 0xffff);
1185                 w = (u32 *)(b + ori_offset);
1186                 *w = (*w & 0xffff0000) | ((u32)handler & 0xffff);
1187                 flush_icache_range((unsigned long)b, (unsigned long)(b+handler_len));
1188         }
1189         else {
1190                 /*
1191                  * In other cases jump directly to the interrupt handler
1192                  *
1193                  * It is the handlers responsibility to save registers if required
1194                  * (eg hi/lo) and return from the exception using "eret"
1195                  */
1196                 w = (u32 *)b;
1197                 *w++ = 0x08000000 | (((u32)handler >> 2) & 0x03fffff); /* j handler */
1198                 *w = 0;
1199                 flush_icache_range((unsigned long)b, (unsigned long)(b+8));
1200         }
1201
1202         return (void *)old_handler;
1203 }
1204
1205 void *set_vi_handler(int n, void *addr)
1206 {
1207         return set_vi_srs_handler(n, addr, 0);
1208 }
1209
1210 #else
1211
1212 static inline void mips_srs_init(void)
1213 {
1214 }
1215
1216 #endif /* CONFIG_CPU_MIPSR2_SRS */
1217
1218 /*
1219  * This is used by native signal handling
1220  */
1221 asmlinkage int (*save_fp_context)(struct sigcontext *sc);
1222 asmlinkage int (*restore_fp_context)(struct sigcontext *sc);
1223
1224 extern asmlinkage int _save_fp_context(struct sigcontext *sc);
1225 extern asmlinkage int _restore_fp_context(struct sigcontext *sc);
1226
1227 extern asmlinkage int fpu_emulator_save_context(struct sigcontext *sc);
1228 extern asmlinkage int fpu_emulator_restore_context(struct sigcontext *sc);
1229
1230 #ifdef CONFIG_SMP
1231 static int smp_save_fp_context(struct sigcontext *sc)
1232 {
1233         return cpu_has_fpu
1234                ? _save_fp_context(sc)
1235                : fpu_emulator_save_context(sc);
1236 }
1237
1238 static int smp_restore_fp_context(struct sigcontext *sc)
1239 {
1240         return cpu_has_fpu
1241                ? _restore_fp_context(sc)
1242                : fpu_emulator_restore_context(sc);
1243 }
1244 #endif
1245
1246 static inline void signal_init(void)
1247 {
1248 #ifdef CONFIG_SMP
1249         /* For now just do the cpu_has_fpu check when the functions are invoked */
1250         save_fp_context = smp_save_fp_context;
1251         restore_fp_context = smp_restore_fp_context;
1252 #else
1253         if (cpu_has_fpu) {
1254                 save_fp_context = _save_fp_context;
1255                 restore_fp_context = _restore_fp_context;
1256         } else {
1257                 save_fp_context = fpu_emulator_save_context;
1258                 restore_fp_context = fpu_emulator_restore_context;
1259         }
1260 #endif
1261 }
1262
1263 #ifdef CONFIG_MIPS32_COMPAT
1264
1265 /*
1266  * This is used by 32-bit signal stuff on the 64-bit kernel
1267  */
1268 asmlinkage int (*save_fp_context32)(struct sigcontext32 *sc);
1269 asmlinkage int (*restore_fp_context32)(struct sigcontext32 *sc);
1270
1271 extern asmlinkage int _save_fp_context32(struct sigcontext32 *sc);
1272 extern asmlinkage int _restore_fp_context32(struct sigcontext32 *sc);
1273
1274 extern asmlinkage int fpu_emulator_save_context32(struct sigcontext32 *sc);
1275 extern asmlinkage int fpu_emulator_restore_context32(struct sigcontext32 *sc);
1276
1277 static inline void signal32_init(void)
1278 {
1279         if (cpu_has_fpu) {
1280                 save_fp_context32 = _save_fp_context32;
1281                 restore_fp_context32 = _restore_fp_context32;
1282         } else {
1283                 save_fp_context32 = fpu_emulator_save_context32;
1284                 restore_fp_context32 = fpu_emulator_restore_context32;
1285         }
1286 }
1287 #endif
1288
1289 extern void cpu_cache_init(void);
1290 extern void tlb_init(void);
1291 extern void flush_tlb_handlers(void);
1292
1293 void __init per_cpu_trap_init(void)
1294 {
1295         unsigned int cpu = smp_processor_id();
1296         unsigned int status_set = ST0_CU0;
1297 #ifdef CONFIG_MIPS_MT_SMTC
1298         int secondaryTC = 0;
1299         int bootTC = (cpu == 0);
1300
1301         /*
1302          * Only do per_cpu_trap_init() for first TC of Each VPE.
1303          * Note that this hack assumes that the SMTC init code
1304          * assigns TCs consecutively and in ascending order.
1305          */
1306
1307         if (((read_c0_tcbind() & TCBIND_CURTC) != 0) &&
1308             ((read_c0_tcbind() & TCBIND_CURVPE) == cpu_data[cpu - 1].vpe_id))
1309                 secondaryTC = 1;
1310 #endif /* CONFIG_MIPS_MT_SMTC */
1311
1312         /*
1313          * Disable coprocessors and select 32-bit or 64-bit addressing
1314          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1315          * flag that some firmware may have left set and the TS bit (for
1316          * IP27).  Set XX for ISA IV code to work.
1317          */
1318 #ifdef CONFIG_64BIT
1319         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1320 #endif
1321         if (current_cpu_data.isa_level == MIPS_CPU_ISA_IV)
1322                 status_set |= ST0_XX;
1323         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1324                          status_set);
1325
1326         if (cpu_has_dsp)
1327                 set_c0_status(ST0_MX);
1328
1329 #ifdef CONFIG_CPU_MIPSR2
1330         write_c0_hwrena (0x0000000f); /* Allow rdhwr to all registers */
1331 #endif
1332
1333 #ifdef CONFIG_MIPS_MT_SMTC
1334         if (!secondaryTC) {
1335 #endif /* CONFIG_MIPS_MT_SMTC */
1336
1337         /*
1338          * Interrupt handling.
1339          */
1340         if (cpu_has_veic || cpu_has_vint) {
1341                 write_c0_ebase (ebase);
1342                 /* Setting vector spacing enables EI/VI mode  */
1343                 change_c0_intctl (0x3e0, VECTORSPACING);
1344         }
1345         if (cpu_has_divec) {
1346                 if (cpu_has_mipsmt) {
1347                         unsigned int vpflags = dvpe();
1348                         set_c0_cause(CAUSEF_IV);
1349                         evpe(vpflags);
1350                 } else
1351                         set_c0_cause(CAUSEF_IV);
1352         }
1353 #ifdef CONFIG_MIPS_MT_SMTC
1354         }
1355 #endif /* CONFIG_MIPS_MT_SMTC */
1356
1357         cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
1358         TLBMISS_HANDLER_SETUP();
1359
1360         atomic_inc(&init_mm.mm_count);
1361         current->active_mm = &init_mm;
1362         BUG_ON(current->mm);
1363         enter_lazy_tlb(&init_mm, current);
1364
1365 #ifdef CONFIG_MIPS_MT_SMTC
1366         if (bootTC) {
1367 #endif /* CONFIG_MIPS_MT_SMTC */
1368                 cpu_cache_init();
1369                 tlb_init();
1370 #ifdef CONFIG_MIPS_MT_SMTC
1371         }
1372 #endif /* CONFIG_MIPS_MT_SMTC */
1373 }
1374
1375 /* Install CPU exception handler */
1376 void __init set_handler (unsigned long offset, void *addr, unsigned long size)
1377 {
1378         memcpy((void *)(ebase + offset), addr, size);
1379         flush_icache_range(ebase + offset, ebase + offset + size);
1380 }
1381
1382 /* Install uncached CPU exception handler */
1383 void __init set_uncached_handler (unsigned long offset, void *addr, unsigned long size)
1384 {
1385 #ifdef CONFIG_32BIT
1386         unsigned long uncached_ebase = KSEG1ADDR(ebase);
1387 #endif
1388 #ifdef CONFIG_64BIT
1389         unsigned long uncached_ebase = TO_UNCAC(ebase);
1390 #endif
1391
1392         memcpy((void *)(uncached_ebase + offset), addr, size);
1393 }
1394
1395 void __init trap_init(void)
1396 {
1397         extern char except_vec3_generic, except_vec3_r4000;
1398         extern char except_vec4;
1399         unsigned long i;
1400
1401         if (cpu_has_veic || cpu_has_vint)
1402                 ebase = (unsigned long) alloc_bootmem_low_pages (0x200 + VECTORSPACING*64);
1403         else
1404                 ebase = CAC_BASE;
1405
1406         mips_srs_init();
1407
1408         per_cpu_trap_init();
1409
1410         /*
1411          * Copy the generic exception handlers to their final destination.
1412          * This will be overriden later as suitable for a particular
1413          * configuration.
1414          */
1415         set_handler(0x180, &except_vec3_generic, 0x80);
1416
1417         /*
1418          * Setup default vectors
1419          */
1420         for (i = 0; i <= 31; i++)
1421                 set_except_vector(i, handle_reserved);
1422
1423         /*
1424          * Copy the EJTAG debug exception vector handler code to it's final
1425          * destination.
1426          */
1427         if (cpu_has_ejtag && board_ejtag_handler_setup)
1428                 board_ejtag_handler_setup ();
1429
1430         /*
1431          * Only some CPUs have the watch exceptions.
1432          */
1433         if (cpu_has_watch)
1434                 set_except_vector(23, handle_watch);
1435
1436         /*
1437          * Initialise interrupt handlers
1438          */
1439         if (cpu_has_veic || cpu_has_vint) {
1440                 int nvec = cpu_has_veic ? 64 : 8;
1441                 for (i = 0; i < nvec; i++)
1442                         set_vi_handler(i, NULL);
1443         }
1444         else if (cpu_has_divec)
1445                 set_handler(0x200, &except_vec4, 0x8);
1446
1447         /*
1448          * Some CPUs can enable/disable for cache parity detection, but does
1449          * it different ways.
1450          */
1451         parity_protection_init();
1452
1453         /*
1454          * The Data Bus Errors / Instruction Bus Errors are signaled
1455          * by external hardware.  Therefore these two exceptions
1456          * may have board specific handlers.
1457          */
1458         if (board_be_init)
1459                 board_be_init();
1460
1461         set_except_vector(0, handle_int);
1462         set_except_vector(1, handle_tlbm);
1463         set_except_vector(2, handle_tlbl);
1464         set_except_vector(3, handle_tlbs);
1465
1466         set_except_vector(4, handle_adel);
1467         set_except_vector(5, handle_ades);
1468
1469         set_except_vector(6, handle_ibe);
1470         set_except_vector(7, handle_dbe);
1471
1472         set_except_vector(8, handle_sys);
1473         set_except_vector(9, handle_bp);
1474         set_except_vector(10, handle_ri);
1475         set_except_vector(11, handle_cpu);
1476         set_except_vector(12, handle_ov);
1477         set_except_vector(13, handle_tr);
1478
1479         if (current_cpu_data.cputype == CPU_R6000 ||
1480             current_cpu_data.cputype == CPU_R6000A) {
1481                 /*
1482                  * The R6000 is the only R-series CPU that features a machine
1483                  * check exception (similar to the R4000 cache error) and
1484                  * unaligned ldc1/sdc1 exception.  The handlers have not been
1485                  * written yet.  Well, anyway there is no R6000 machine on the
1486                  * current list of targets for Linux/MIPS.
1487                  * (Duh, crap, there is someone with a triple R6k machine)
1488                  */
1489                 //set_except_vector(14, handle_mc);
1490                 //set_except_vector(15, handle_ndc);
1491         }
1492
1493
1494         if (board_nmi_handler_setup)
1495                 board_nmi_handler_setup();
1496
1497         if (cpu_has_fpu && !cpu_has_nofpuex)
1498                 set_except_vector(15, handle_fpe);
1499
1500         set_except_vector(22, handle_mdmx);
1501
1502         if (cpu_has_mcheck)
1503                 set_except_vector(24, handle_mcheck);
1504
1505         if (cpu_has_mipsmt)
1506                 set_except_vector(25, handle_mt);
1507
1508         if (cpu_has_dsp)
1509                 set_except_vector(26, handle_dsp);
1510
1511         if (cpu_has_vce)
1512                 /* Special exception: R4[04]00 uses also the divec space. */
1513                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_r4000, 0x100);
1514         else if (cpu_has_4kex)
1515                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_generic, 0x80);
1516         else
1517                 memcpy((void *)(CAC_BASE + 0x080), &except_vec3_generic, 0x80);
1518
1519         signal_init();
1520 #ifdef CONFIG_MIPS32_COMPAT
1521         signal32_init();
1522 #endif
1523
1524         flush_icache_range(ebase, ebase + 0x400);
1525         flush_tlb_handlers();
1526 }