err.no Git - linux-2.6/blob - arch/blackfin/mach-bf527/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf527/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF537
   8  *
   9  * Modified:
  10  *               Copyright 2004-2007 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #include <asm/trace.h>
  34
  35 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  36 #include <asm/mach-common/clocks.h>
  37 #include <asm/mach/mem_init.h>
  38 #endif
  39
  40 .extern ___bss_stop
  41 .extern ___bss_start
  42 .extern _bf53x_relocate_l1_mem
  43
  44 #define INITIAL_STACK   0xFFB01000
  45
  46 __INIT
  47
  48 ENTRY(__start)
  49         /* R0: argument of command line string, passed from uboot, save it */
  50         R7 = R0;
  51         /* Enable Cycle Counter and Nesting Of Interrupts */
  52 #ifdef CONFIG_BFIN_SCRATCH_REG_CYCLES
  53         R0 = SYSCFG_SNEN;
  54 #else
  55         R0 = SYSCFG_SNEN | SYSCFG_CCEN;
  56 #endif
  57         SYSCFG = R0;
  58         R0 = 0;
  59
  60         /* Clear Out All the data and pointer Registers */
  61         R1 = R0;
  62         R2 = R0;
  63         R3 = R0;
  64         R4 = R0;
  65         R5 = R0;
  66         R6 = R0;
  67
  68         P0 = R0;
  69         P1 = R0;
  70         P2 = R0;
  71         P3 = R0;
  72         P4 = R0;
  73         P5 = R0;
  74
  75         LC0 = r0;
  76         LC1 = r0;
  77         L0 = r0;
  78         L1 = r0;
  79         L2 = r0;
  80         L3 = r0;
  81
  82         /* Clear Out All the DAG Registers */
  83         B0 = r0;
  84         B1 = r0;
  85         B2 = r0;
  86         B3 = r0;
  87
  88         I0 = r0;
  89         I1 = r0;
  90         I2 = r0;
  91         I3 = r0;
  92
  93         M0 = r0;
  94         M1 = r0;
  95         M2 = r0;
  96         M3 = r0;
  97
  98         trace_buffer_init(p0,r0);
  99         P0 = R1;
 100         R0 = R1;
 101
 102         /* Turn off the icache */
 103         p0.l = LO(IMEM_CONTROL);
 104         p0.h = HI(IMEM_CONTROL);
 105         R1 = [p0];
 106         R0 = ~ENICPLB;
 107         R0 = R0 & R1;
 108         [p0] = R0;
 109         SSYNC;
 110
 111         /* Turn off the dcache */
 112         p0.l = LO(DMEM_CONTROL);
 113         p0.h = HI(DMEM_CONTROL);
 114         R1 = [p0];
 115         R0 = ~ENDCPLB;
 116         R0 = R0 & R1;
 117         [p0] = R0;
 118         SSYNC;
 119
 120 #if defined(CONFIG_BF527)
 121         p0.h = hi(EMAC_SYSTAT);
 122         p0.l = lo(EMAC_SYSTAT);
 123         R0.h = 0xFFFF; /* Clear EMAC Interrupt Status bits */
 124         R0.l = 0xFFFF;
 125         [P0] = R0;
 126         SSYNC;
 127 #endif
 128
 129         /* Initialise UART - when booting from u-boot, the UART is not disabled
 130          * so if we dont initalize here, our serial console gets hosed */
 131         p0.h = hi(UART1_LCR);
 132         p0.l = lo(UART1_LCR);
 133         r0 = 0x0(Z);
 134         w[p0] = r0.L;   /* To enable DLL writes */
 135         ssync;
 136
 137         p0.h = hi(UART1_DLL);
 138         p0.l = lo(UART1_DLL);
 139         r0 = 0x0(Z);
 140         w[p0] = r0.L;
 141         ssync;
 142
 143         p0.h = hi(UART1_DLH);
 144         p0.l = lo(UART1_DLH);
 145         r0 = 0x00(Z);
 146         w[p0] = r0.L;
 147         ssync;
 148
 149         p0.h = hi(UART1_GCTL);
 150         p0.l = lo(UART1_GCTL);
 151         r0 = 0x0(Z);
 152         w[p0] = r0.L;   /* To enable UART clock */
 153         ssync;
 154
 155         /* Initialize stack pointer */
 156         sp.l = lo(INITIAL_STACK);
 157         sp.h = hi(INITIAL_STACK);
 158         fp = sp;
 159         usp = sp;
 160
 161 #ifdef CONFIG_EARLY_PRINTK
 162         SP += -12;
 163         call _init_early_exception_vectors;
 164         SP += 12;
 165 #endif
 166
 167         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
 168         call _bf53x_relocate_l1_mem;
 169 #ifdef CONFIG_BFIN_KERNEL_CLOCK
 170         call _start_dma_code;
 171 #endif
 172
 173         /* This section keeps the processor in supervisor mode
 174          * during kernel boot.  Switches to user mode at end of boot.
 175          * See page 3-9 of Hardware Reference manual for documentation.
 176          */
 177
 178         /* EVT15 = _real_start */
 179
 180         p0.l = lo(EVT15);
 181         p0.h = hi(EVT15);
 182         p1.l = _real_start;
 183         p1.h = _real_start;
 184         [p0] = p1;
 185         csync;
 186
 187         p0.l = lo(IMASK);
 188         p0.h = hi(IMASK);
 189         p1.l = IMASK_IVG15;
 190         p1.h = 0x0;
 191         [p0] = p1;
 192         csync;
 193
 194         raise 15;
 195         p0.l = .LWAIT_HERE;
 196         p0.h = .LWAIT_HERE;
 197         reti = p0;
 198 #if ANOMALY_05000281
 199         nop; nop; nop;
 200 #endif
 201         rti;
 202
 203 .LWAIT_HERE:
 204         jump .LWAIT_HERE;
 205 ENDPROC(__start)
 206
 207 __FINIT
 208
 209 .section .l1.text
 210 #ifdef CONFIG_BFIN_KERNEL_CLOCK
 211 ENTRY(_start_dma_code)
 212
 213         /* Enable PHY CLK buffer output */
 214         p0.h = hi(VR_CTL);
 215         p0.l = lo(VR_CTL);
 216         r0.l = w[p0];
 217         bitset(r0, 14);
 218         w[p0] = r0.l;
 219         ssync;
 220
 221         p0.h = hi(SIC_IWR0);
 222         p0.l = lo(SIC_IWR0);
 223         r0.l = 0x1;
 224         r0.h = 0x0;
 225         [p0] = r0;
 226         SSYNC;
 227
 228         /*
 229          *  Set PLL_CTL
 230          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 231          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 232          *   - [7]     = output delay (add 200ps of delay to mem signals)
 233          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 234          *   - [5]     = PDWN      : 1=All Clocks off
 235          *   - [3]     = STOPCK    : 1=Core Clock off
 236          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 237          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 238          *   all other bits set to zero
 239          */
 240
 241         p0.h = hi(PLL_LOCKCNT);
 242         p0.l = lo(PLL_LOCKCNT);
 243         r0 = 0x300(Z);
 244         w[p0] = r0.l;
 245         ssync;
 246
 247         P2.H = hi(EBIU_SDGCTL);
 248         P2.L = lo(EBIU_SDGCTL);
 249         R0 = [P2];
 250         BITSET (R0, 24);
 251         [P2] = R0;
 252         SSYNC;
 253
 254         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 255         r0 = r0 << 9;                    /* Shift it over,                  */
 256         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 257         r0 = r1 | r0;
 258         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 259         r1 = r1 << 8;                    /* Shift it over                   */
 260         r0 = r1 | r0;                    /* add them all together           */
 261
 262         p0.h = hi(PLL_CTL);
 263         p0.l = lo(PLL_CTL);              /* Load the address                */
 264         cli r2;                          /* Disable interrupts              */
 265         ssync;
 266         w[p0] = r0.l;                    /* Set the value                   */
 267         idle;                            /* Wait for the PLL to stablize    */
 268         sti r2;                          /* Enable interrupts               */
 269
 270 .Lcheck_again:
 271         p0.h = hi(PLL_STAT);
 272         p0.l = lo(PLL_STAT);
 273         R0 = W[P0](Z);
 274         CC = BITTST(R0,5);
 275         if ! CC jump .Lcheck_again;
 276
 277         /* Configure SCLK & CCLK Dividers */
 278         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 279         p0.h = hi(PLL_DIV);
 280         p0.l = lo(PLL_DIV);
 281         w[p0] = r0.l;
 282         ssync;
 283
 284         p0.l = lo(EBIU_SDRRC);
 285         p0.h = hi(EBIU_SDRRC);
 286         r0 = mem_SDRRC;
 287         w[p0] = r0.l;
 288         ssync;
 289
 290         P2.H = hi(EBIU_SDGCTL);
 291         P2.L = lo(EBIU_SDGCTL);
 292         R0 = [P2];
 293         BITCLR (R0, 24);
 294         p0.h = hi(EBIU_SDSTAT);
 295         p0.l = lo(EBIU_SDSTAT);
 296         r2.l = w[p0];
 297         cc = bittst(r2,3);
 298         if !cc jump .Lskip;
 299         NOP;
 300         BITSET (R0, 23);
 301 .Lskip:
 302         [P2] = R0;
 303         SSYNC;
 304
 305         R0.L = lo(mem_SDGCTL);
 306         R0.H = hi(mem_SDGCTL);
 307         R1 = [p2];
 308         R1 = R1 | R0;
 309         [P2] = R1;
 310         SSYNC;
 311
 312         p0.h = hi(SIC_IWR0);
 313         p0.l = lo(SIC_IWR0);
 314         r0.l = lo(IWR_ENABLE_ALL);
 315         r0.h = hi(IWR_ENABLE_ALL);
 316         [p0] = r0;
 317         SSYNC;
 318
 319         RTS;
 320 ENDPROC(_start_dma_code)
 321 #endif /* CONFIG_BFIN_KERNEL_CLOCK */